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注册240PIN DDR2 SDRAM DIMM内存模块
输入/输出功能描述
符号
CK0
CK0
CKE [1 ：0]的
S[1:0]
ODT [1：0 ]
RAS ， CAS ， WE
VREF
V
DDQ
BA [ 1：0]
TYPE
IN
IN
IN
IN
IN
IN
供应
供应
IN
-
极性
积极
EDGE
引脚说明
正极线差分对系统时钟输入，其驱动输入到上-DIMM锁相环。
负
负极线差分对的系统时钟输入端，其驱动输入到上-DIMM的锁相环。
EDGE
活跃
高
活跃
低
活跃
高
活跃
低
激活DDR2 SDRAM CK信号时高，停用时， CK信号为低电平。
通过取消激活时钟， CKE低启动省电模式或自刷新模式。
使相关联的DDR2 SDRAM命令译码器，当低和禁用命令
解码器时高。当指令译码器被禁用，新的命令将被忽略，但
以前的行动仍在继续。等级0被选中S0 ;排名第1，选择由S1
片上终结的信号。
当在时钟的正上升沿采样。 RAS ， CAS和WE （连同S）定义
所输入的命令。
参考电压输入SSTL18
电源为DDR2 SDRAM输出缓冲器，以提供更好的抗噪声性能。对于所有
目前DDR2无缓冲DIMM的设计，V
DDQ
共享同一个电源层与V
DD
销。
这四个DDR2 SDRAM内部银行被激活选择。
在一个银行激活指令周期，地址输入difines行地址（ RA0 RA13 ）
在读或写命令的周期，输入地址时定义列地址SAM-
PLED在CK的上升沿和CK的下降沿的交叉点。除了在列
地址，接入点用于调用autoprecharge操作在脉冲串的末端的读或写
周期。如果AP是很高的。 ， autoprecharge选择和BA0朋定义了预充电银行。
如果AP低， autoprecharge被禁用。在预充电命令周期。 ， AP采用的是CON-
结与BA0 -禁令，哪家银行（ S）控制预充电。如果AP高，所有银行都将预
被控无论BA0 - BAN输入状态。如果AP是低，则BA0禁令被用来定义
该银行预充电。
数据和校验位输入/输出引脚。
DM为输入掩码信号为写入数据。当DM采样为高电平投币输入数据被屏蔽
cident用在写访问的输入数据。 DM进行采样DQS的两边。
虽然DM引脚的输入而已， DM负载相匹配的DQ和DQS装载。
电源线和地线的DDR2 SDRAM的输入缓冲器，以及核心逻辑。 V
DD
和V
DDQ
引脚
连接到V
DD
/V
DDQ
飞机上的这些模块。
积极
EDGE
差分数据选通信号的正线用于输入和输出数据
A[9:0],
A10/AP
A[13:11]
IN
-
DQ [63： 0]，
CB [7：0 ]
DM [ 8：0]
V
DD
,V
SS
DQS [17 ：0]
DQS [17 ：0]
SA [ 2 ：0]的
SDA
SCL
VDDSPD
RESET
Par_In
Err_Out
TEST
IN
IN
供应
I / O
I / O
IN
I / O
IN
供应
IN
IN
OUT
-
活跃
高
负
差分数据选通信号的负线用于输入和输出数据
EDGE
-
-
-
这些信号被捆绑在系统平面在V
SS
或V
DDSPD
配置串行SPD
EEPROM地址范围。
这是用于将数据传输进或流出该SPD EEPROM中的一个双向引脚。一个电阻可
从SDA总线到V连接
DDSPD
在该系统平面来充当上拉。
这个信号被用于时钟数据移入和移出该SPD EEPROM中的。电阻可以连接
从SCL到V
DDSPD
作为一个上拉系统板上。
电源的SPD EEPROM 。此供给是分开的VDD / VDDQ电源面。
EEPROM的电源可操作在1.7V至3.6V 。
RESET引脚连接到寄存器，并在PLL OE引脚RST引脚。当
低，所有的寄存器输出将被拉低， PLL时钟的DRAM和寄存器（ S）将
被设置为低电平（在PLL将与输入时钟保持同步）
奇偶校验位的地址和控制总线（“1” 。奇数，“0” 。即使）
在地址和控制总线发现奇偶校验错误
（关于内存的DIMM未使用）使用的存储器总线分析工具
牧师/月0.1 。 2008年
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