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注册240PIN DDR2 SDRAM DIMM内存模块

IDD测量条件

符号

IDD0

条件

经营一家银行主动预充电电流

; TCK TCK = （ IDD ）的tRC =的tRC （ IDD ） ， tRAS的= tRAS-

分（ IDD） ; CKE为高电平， CS为高电平有效命令之间;地址总线输入切换;数据总线

输入切换

经营一家银行的主动 - 读预充电电流

; IOUT = 0毫安; BL = 4 ， CL = CL （ IDD ） ， AL = 0 ; TCK =

TCK （ IDD ）的tRC =的tRC （ IDD ） ， tRAS的= tRASmin （ IDD ）的tRCD =的tRCD （ IDD） ; CKE为高电平， CS为高电平有效的

命令;地址总线输入切换;数据模式是相同IDD4W

预充电掉电电流

;所有银行闲置; TCK TCK = （ IDD） ; CKE低;其它的控制和地址

公交车的投入是稳定的;数据总线输入浮动

预充电静音待机电流

;所有银行闲置; TCK TCK = （ IDD） ; CKE为高电平， CS为高电平;其他控制

和地址总线输入是稳定的;数据总线输入浮动

预充电待机电流

;所有银行闲置; TCK TCK = （ IDD） ; CKE为高电平， CS为高电平;其他的控制和

地址总线输入的切换;数据总线输入切换

主动掉电电流

;所有银行开放; TCK TCK = （ IDD） ; CKE是

低;其它的控制和地址总线输入是稳定的;数据总线输入是

漂浮的

快速PDN退出刘健（ 12 ） = 0

慢PDN退出刘健（ 12 ） = 1

单位

mA

IDD1

mA

mA

mA

mA

mA

mA

mA

IDD2P

IDD2Q

IDD2N

IDD3P

IDD3N

主动待机电流

;所有银行开放; TCK TCK = （ IDD ） ， tRAS的= tRASmax （ IDD ） ，激进党=激进党（ IDD） ; CKE是

高， CS为高电平有效命令之间;其他的控制和地址总线输入切换;数据总线

输入切换

工作突发写入电流

;所有银行开放，连续的突发写入; BL = 4， CL = CL （IDD） ，AL = 0; TCK

= TCK （ IDD ） ， tRAS的= tRASmax （ IDD ） ，激进党=激进党（ IDD） ; CKE为高电平， CS为高电平有效命令的;

地址总线输入的切换;数据总线输入切换

工作突发读取电流

;所有银行开放，连续的突发读取， IOUT = 0毫安; BL = 4， CL = CL （IDD） ，

AL = 0; TCK TCK = （ IDD ） ， tRAS的= tRASmax （ IDD ） ，激进党=激进党（ IDD） ; CKE为高电平， CS为高电平有效的COM之间

mands ;地址总线输入切换;;数据模式是相同IDD4W

突发刷新电流

; TCK TCK = （ IDD） ;在每一个tRFC （ IDD）的时间间隔刷新命令; CKE为高电平， CS是

高电平有效的命令之间;其他的控制和地址总线输入切换;数据总线输入是

开关

自刷新电流

; CK和CK在0V ; CKE

≤

0.2V ;其他的控制和地址总线输入浮动;数据

总线输入浮动。 IDD6电流值guaranted 85 ℃最高可达温度上限。

经营银行交错读取电流

;所有银行交错读取， IOUT = 0毫安; BL = 4， CL = CL （IDD） ，

AL =的tRCD （ IDD） -1 * TCK （ IDD） ; TCK TCK = （ IDD ）的tRC =的tRC （ IDD ） ， TRRD = TRRD （ IDD ） ， tRCD的= 1 * TCK （ IDD） ; CKE是

高， CS为高电平有效命令之间;地址总线的投入是稳定的过程中取消选择;数据图案是

同IDD4R ; - 请参阅下页详细的时序条件

IDD4W

mA

IDD4R

mA

IDD5B

mA

IDD6

mA

IDD7

mA

注意事项：

1. IDD规格测试后，该设备已正确初始化

2.输入转换率是通过交流参数测试条件规定

3. IDD参数指定了ODT禁用。

4.数据总线由DQ ， DM ， DQS ， DQS ， RDQS ， RDQS ， LDQS ， LDQS ， UDQS和UDQS的。 IDD值必须满足与

EMRS的所有组合10位和11 。

5.定义为IDD

LOW定义为输入电压

≤

VILAC （最大）

HIGH定义为输入电压

≥

VIHAC （分钟）

稳定的被定义为输入稳定在高电平或低电平

浮动是指在输入VREF = VDDQ / 2

开关被定义为：输入，用于地址HIGH和LOW每隔一个时钟周期（每两个时钟）之间的转换，并

控制信号，并输入HIGH和LOW每隔一个数据传送之间的转换（一次每时钟）

对于DQ信号不包括面罩或闪光。

牧师/月0.1 。 2008年

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