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ADS4126 ， ADS4129
ADS4146 ， ADS4149
SBAS483D - 2009年11月 - 修订2010年4月
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时序要求： LVDS和CMOS模式
(1)
（续）
典型值为+ 25 ° C， AVDD = 1.8V ， DRVDD = 1.8V ，采样频率= 250 MSPS ，正弦波输入时钟，
C
负载
= 5pF的
(2)
和R
负载
= 100Ω
(3)
中，除非另有说明。最小值和最大值是在整个温度
范围：T已
民
= -40°C至T
最大
= + 85°C ， AVDD = 1.8V ，和DRVDD = 1.7V至1.9V 。
参数
DDR LVDS模式（续）
位LVDS时钟占空比
周期
t
上升
, t
秋天
t
CLKRISE
,
t
CLKFALL
t
OE
数据上升时间，
数据下降时间
输出时钟上升
时间，
输出时钟下降时间
输出使能（ OE ）来
数据延迟
输入时钟到数据
延迟
数据有效时间
时钟传播
延迟
输出时钟占空比
周期
t
上升
, t
秋天
t
CLKRISE
,
t
CLKFALL
t
OE
数据上升时间，
数据下降时间
输出时钟上升
时间，
输出时钟下降时间
输出使能（ OE ）来
数据延迟
差分时钟， （ CLKOUTP的占空比 -
CLKOUTM ）
1MSPS
≤
采样频率
≤
250MSPS
上升，从-100mV时测量到+ 100mV的
秋季从+ 100mV的测量时间为-100mV
1MSPS
≤
采样频率
≤
250MSPS
上升，从-100mV时测量到+ 100mV的
秋季从+ 100mV的测量时间为-100mV
1MSPS
≤
采样频率
≤
250MSPS
时间到有效数据后的OE变为活动
42
48
54
%
条件
民
典型值
最大
单位
0.14
ns
0.14
50
100
ns
ns
并行CMOS模式
(8) (9)
t
开始
t
DV
t
PDI
输入时钟上升缘跨接启动数据
有效
(10)
有效数据的时间间隔
(10)
输入时钟上升缘跨接至输出时钟
上升沿交叉
1MSPS
≤
采样频率
≤
200MSPS
输出时钟CLKOUT的占空比
1MSPS
≤
采样频率
≤
200MSPS
上升，从20％的测量时间，以80％ DRVDD的
秋季从80％测量时间DRVDD 20％
1
≤
采样频率
≤
250MSPS
上升，从20％的测量时间，以80％ DRVDD的
秋季从80％测量时间DRVDD 20％
1
≤
采样频率
≤
200MSPS
时间到有效数据后的OE变为活动
2.5
4
3.2
5.5
47
0.35
7
1.1
ns
ns
ns
%
ns
0.35
20
40
ns
ns
（8）对于f
S
> 200MSPS ，建议使用用于数据捕捉，而不是该设备的输出时钟信号（ CLKOUT）的外部时钟。
（ 9 ）低延时模式下启用。
（10 ）数据的有效指的是1.26V的逻辑高和0.54V的一个逻辑低电平。
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