Triscend的A7S配置系统级芯片平台
4.如果有任何等待状态被读或写，则需要在一个事务的一侧上，或者
该事务的另一侧至少需要一个等待状态。最初的等待状态
由一个选择器插入发生在读取和写入事务。
图17
显示了一个例子，其中的交易选择的CSL功能插入状态等待
规定使用WAITNEXT信号。在第一个总线周期，寻址功能CSL
化的选择断言它RDSEL输出。在该例子中，函数总是需要在
至少一个等待状态，因此选择器插入所述初始等待状态。 CSL的功能不
准备好应对第一总线周期，因此函数断言WAITNEXT ，插入等待
在一个总线周期状态。
在第二个总线周期，系统将继续提供地址和选择器
继续主张RDSEL 。 CSL的功能决定了它是准备响应很好地协同
荷兰国际集团的下一个总线周期和去断言WAITNEXT 。该WAITED信号显示状态等待
国家在第一个总线周期插入的选择。
最后，在第三总线周期中， CSL的逻辑功能是准备响应。在CSL
逻辑功能提供了有关CSI的套接字读数据端口上的数据。该WAITED显
最终给出了等待状态，当插入的CSL功能声称WAITNEXT 。该状态等待
发生在第二个总线周期状态，可是等报告了后续的等待状态
荷兰国际集团的总线周期。
总线时钟
RDSEL
WaitNext
等待
数据读取
[31:0]
By
选择器
通过CSL
数据
图17.使用WAITNEXT插入等待状态的多周期交易。
CSI总线仲裁器
在CSI总线仲裁器的时间表和管理CSI总线上的通信量。
总线主控器
有所述的CSI总线上最多十个独立的总线主控，如下图所示。每
DMA通道分别请求读取和写入，因为这些请求交易
有时可以利用CSI总线上的其它传输相结合，如下面讨论的。
1. ARM7TDMI CPU
2. JTAG单元
3. DMA 0阅读
4. DMA 0写
5. DMA读1
6. DMA 1写
7. DMA读2
8. DMA 2写
9. DMA读3
10. DMA写3
如有变更，
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TCH305-0001-002
