V96BMC Rev.D
表11 ：用于V96BMC Vcc的时序参数为5伏特+/- 5 ％和VCC3 = 5
3.3
8
伏+/- 5％。
t
WEH
t
LED
t
TXHL1
t
TXHL2
t
TXLH
t
RFHL
t
RFLH
t
亚利桑那州立大学
t
AH
写使能保持从RAS去断言
PCLK到锁存使能输出延迟
PCLK来缓冲控制下降延
PCLK到缓冲区控制秋季延迟（模式2和模式
3 ，在TXA脚只）
PCLK来缓冲控制上升延时
刷新同步断言延迟
刷新同步去断言延迟
地址设置到ALE下降
从ALE地址保持下降
6
7
1
3
3
4
3
3
3
6
5
3
12
13
15
12
13
13
1
3
3
4
3
3
3
5
4
3
10
11
13
10
11
11
ns
ns
ns
ns
ns
ns
ns
ns
ns
注意事项：
1.从PCLK下降沿指定。
2. t
M
= t
C
当T_MUX = 1;吨
M
= 0.5
t
C
当T_MUX = 0 。
3.最大的RAS脉冲宽度取决于脉冲串存取的次数。
4. t
N
= 1.5
t
C
当T_RAS = 0;吨
N
= 2.5
t
C
当T_RAS = 1 。
5. t
P
= 2
t
C
当T_RAS = 0;吨
P
= 2
t
C
当T_RAS = 1和T_RP = 1;
t
P
= 3
t
C
当T_RAS = 1和T_RP = 0 。
6.瑞星延迟是从测得的PCLK下降沿，下降延迟从PCLK的上升沿测量的。
7.除模式2和模式3在TXA脚。
8.为了有3.3伏DRAM接口VCC3引脚必须连接到3.3伏。
VCC3引脚：引脚＃ 91 ， 97 ， 103 ， 109 ， 57 ， 63 ， 69 ， 75 ， 81 。
电源引脚必须始终连接到5V的VCC。
VCC引脚：引脚＃ 4 ， 47 ， 115 。
图3 ：时钟和同步信号
t
C
t
CH
t
SU
t
H
t
CL
本地时钟
INPUT SETUP / HOLD
输出下降延迟
输出上升延迟
t
LED
有效
t
LED ， BHL ，探索人道法，国际人道法
,
RFHL ， TXHL1 ， TXHL2
t
BLH ， ELH ， ILH ， RFLH
TXLH
输出上升延迟
12
V96BMC版D数据手册Rev 3.2
版权所有 1998年， V3半导体公司
