V96BMC
Rev. D的
高性能BURST
DRAM控制器
FOR i960Cx / HX / Jx的
处理器
引脚/软件与早期V96BMC兼容。
直接接口i960Cx / HX / Jx的处理器。
3.3V DRAM接口支持。
实现了与DRAM近SRAM性能。
支持多达DRAM 512MB的。
交错或非交错操作。
支持对称和非对称的阵列。
该V96BMC版本D突发DRAM控制器
是先前V96BMC的增强版本
用改进的时间，并提供专门的
电源和接地轨支持
日益流行的3.3V DRAM模块。
时序参数也改良过的
老版本的设备。
该V96BMC PROVI德DRAM的存取
协议，缓冲信号，数据多路转换器
信号和总线时序的资源要求
与DRAM的工作。通过使用V96BMC ，系统
设计人员可以取代繁琐的设计工作，
昂贵的FPGA和宝贵的电路板空间
withasingle ，高 - 性能， EASI LY
配置的设备。的处理器接口
V96BMC实现的总线协议
i960Cx / HX / Jx的。该引脚的命名规则有
被复制的V96BMC ;简单的线
名称相似的引脚连接在一起，创建接口。
该V96BMC共支持DRAM内存
512Mbytes的子系统的大小。该阵列可以是
软件配置的操作参数。
集成页面缓存管理。
2K字节突发事务支持。
在片外存储器地址多路复用器/驱动器。
两个24位定时器， 8位总线钟表定时器。
高达40MHz的操作。
低成本132引脚PQFP封装。
组织为1或2的叶子的每个32比特。
256Kbit标准内存大小为64Mbit的
设备的支持和8，16，和32位
访问被允许的。该V96BMC需要
利用快速页模式或EDO DRAM的
和行比较逻辑来实现静态RAM
性能使用动态RAM 。控制
需要可选的外部数据通道的信号
B uffe RS /锁存器ES的人sopr OV我去由
V96BMC 。该V96BMC提供一个8位总线
观看计时器来检测，并从访问恢复
到无人居住的内存regions.Two 24位
计数器/定时器可以提供一个外部中断
信号以恒定的频率相对于所述
系统时钟。该V96BMC封装在一个
低成本的132引脚PQFP封装，可
在25 ， 33或40MHz的版本。
本文件包含的产品代码，
引脚，封装机械信息， DC
特性，交流特性为
V96BMC 。详细的功能信息
包含在用户手册中。
i960Cx/Hx/Jx
中央处理器
V96BMC
内存
控制
D
R
A
M
只读存储器
典型用途
VxxxEPC
本地
PCI桥接器
PCI插槽或边缘连接器
PCI
外设
版权所有 1998年， V3半导体公司
V96BMC版D数据手册Rev 3.2
1
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V96BMC和V96xPBC是V3半导体公司的商标。所有其他商标均为其各自所有者的财产。
