H5GQ1H24AFR
AfterexitingWCK2CKtrainingmode,theWCKphaseisallowedtofurtherdriftfromtheidealalignment
点由一个最大的t
WCK2CK
（例如，由于电压和温度变化） 。一旦这个WCK阶段
漂移超过T
WCK2CK
（分钟）或T
WCK2CK
(max),itisrequiredtorepeattheWCK2CKtrainingandrealign
的时钟。
WCK2CKalignmentatPINMode
TheWCKandCKphasealignmentpointcanbechangedviaMRSbysettingbitA0inMR6.Innormal
mode,whenMR6A0issetto‘0’,thephasesofCKandWCKarealignedatCKpinsandtheendofWCK
treeasshowninFigure13.Ontheotherhand,whenMR6A0issetto‘1’,thephasesofCKandWCKare
alignedatthepinasshowninFigure14.PINmodeissupporteduptothemaxCKclockfrequencyof
f
CKPIN
,andisanoptiontoreducethetimeofWCK2CKtrainingatlowfrequency.
WCK
WCK ＃
CK
CK ＃
EDC
D
CK
Q
InternalWCK/2
相
探测器
内部CK
图13 ：普通模式
WCK
WCK ＃
CK
CK ＃
EDC
D
CK
Q
InternalWCK/2
相
探测器
内部CK
图14 ：引脚模式
WCK2CKAutoSynchronization
GDDR5SGRAMssupportaWCK2CKautomaticsynchronizationmodethateliminatestheneedfor
WCK2CKtraininguponpower‐downexit.Thismodeiscontrolledbytheautosyncbit(MR7,bitA4),and
iseffectivewhentheLP2bit(MR5,bitA1)issetandtheWCKclocksarestoppedduringpower‐down.
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用于描述电路的责任。没有专利许可。
1.0版/十一月2009年
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