H5GQ1H24AFR
3.3.WCK2CKTRAINING
ThepurposeofWCK2CKtrainingistoalignthedataWCKclockwiththecommandCKclocktoaidinthe
GDDR5SGRAM’sinternaldatasynchronizationbetweenthelogicclockedbyCK/CK#andWCK/WCK#.
ThiswillhelptodefinebothReadandWritelatenciesbetweentheGDDR5SGRAMandmemorycontrol‐
ler.WCK2CKtrainingmodeiscontrolledviaMRS.
开始WCK2CK训练前，下面的条件必须满足：
CK / CK ＃时钟稳定和肘
所有地址和命令引脚的时间必须得到保证
PLL的开/关（ MR1位A7）和PLL延迟补偿使能（ MR7位A2）之前WCK送到被设置为想要的模式
CK培训启动
所需WCK2CK对齐点（ MR6 ， A0位）被选中
EDC的保持模式（ MR4 ，位A0- A3）必须设置为“ 1111 ”
2模式寄存器的位进行内部WCK01和WCK23反转（ MR3 ，位A2 - A3）必须设置为一个已知状态
所有银行闲置，没有其他命令执行过程中
WCK2CK训练必须经过以下任一条件，来完成：
设备的初始化
任何CLmrs ， WLmrs ， CRCRL或CRCWL潜伏期变化
CK和WCK频率的变化
PLL的开/关（ MR1位A7）和PLL延迟补偿模式（ MR7位A2）的变化
更改WCK2CK对齐点（ MR6 ，位A0 ）
从关闭到切换，包括掉电自刷新退出或退出WCK状态改变时， A1位（ LP2 ）的
MR5isset
Figure10andFigure11showexampleWCK2CKtrainingsequences.WCK2CKtrainingisenteredvia
MRSbysettingbitA4inMR3.ThiswillinitiatetheWCKdivide‐by‐2circuitsassociatedwithWCK01and
WCK23clocksintheGDDR5SGRAM.Incasethedivide‐by‐2circuitsareatoppositeoutputphases,
whichisindicatedbyopposite“early/late”phasesontheEDCpinsassociatedwithWCK01andWCK23
(seebelow),theymaybeputinphasebyusingtheWCK01andWCK23inversionbits.Alternatively,the
WCK时钟可以被放入一个稳定的非激活状态对于该初始化事件中重置所有divid-以有助于
erstothesameoutputphaseasshownin<Link>Figure11.Thechallengeofthismethodistorestartthe
WCK钟表，即使是他们的第一个时钟边沿满足WCK时钟输入规范的方式。否则，
divide‐by‐2circuitsforbothWCK01andWCK23mightagainhaveoppositephasealignment.
Figure12illustrateshowtheWCKphaseinformationisderived.Thephasedetectors(PD)samplethe
internallydivided‐by‐2WCKclocks.Onlyonesamplepointisshowninthefigureforclarity.Inreality,
whenWCK2CKtrainingmodeisenabled,asamplewilloccureveryt
CK
并且将被转换为EDC的
pinsaccordingly.Ifthedivided‐by‐2WCKclockarrivesearly,thentheEDCpinoutputstheEDChold
patternduringthetimeintervalspecifiedinFigure12.Ifthedivided‐by‐2WCKclockarriveslate,thenthe
EDCpinoutputstheinvertedEDCholdpatternduringthetimeintervalspecifiedinFigure12.Thisis
showninTable11.
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1.0版/十一月2009年
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