恩智浦半导体
LPC2917 / 01 ; LPC2919 / 01
ARM9微控制器，带有CAN和LIN
发电机。该RDET寄存器跟踪，其中时钟活动和不活动，以及
适当的“ CLK_SEL的价值观被屏蔽，因此东窗事发。每个时钟
检测器还可以产生在时钟中断激活和去激活，以使
系统可在内部时钟状态发生变化的NotI位网络版。
做时钟检测正在使用的BASE_PCR_CLK频率运行的计数器。如果没有
发生时钟上升沿之前，计数器有32个周期BASE_PCR_CLK时钟
被假定为不活动的。作为BASE_PCR_CLK是慢于任何的时钟是
检测，通常只有一个BASE_PCR_CLK周期需要检测的活动。后
重置所有时钟都假定为“非存在” ，所以RDET状态寄存器会
正确后，才32 BASE_PCR_CLK周期。
请注意，此机制不能对来自当前选择的时钟去保护
活动到非活动状态。因此，非激活时钟仍然可以根据发送到系统
特殊情况下，尽管一个中断仍然可以生成通知系统。
无干扰切换：
规定包含在CGU允许时钟被切换
无干扰，无论是在输出生成阶段，也处于辅助光源发生器。
在PLL的情况下，时钟停止，并保持低电平的时间足够长，以允许
PLL稳定下来，并在重新启用前锁定。对于所有非PLL发电机开关
将发生尽可能快，虽然总是会有一个周期时，时钟是
由于同步要求保持低电平。
如果当前时钟为高，不超过32个周期BASE_PCR_CLK的走低是
假定是不活动的，并异步地拉低。这可以防止死锁的
界面。
6.15.2.2
PLL功能描述
PLL的方框图中示出
图14 。
输入时钟被直接馈送到
模拟部分。此块比较输入的相位和频率，并产生
主时钟
2
。这些时钟是由2分任
×
P由可编程交
除法器以创建输出时钟，或者直接发送到输出端。主输出时钟是
然后除以M由可编程反馈分频器产生反馈时钟。
模拟部分的输出信号也通过锁定检测器检测到的信号
当PLL被锁定到输入时钟。
PSEL位
P23EN位
/ 2PDIV
CCO
P23
clkout120
clkout240
CLKOUT
输入时钟
绕行
直接
/ MDIV
CLKOUT
002aad833
MSEL位
图14. PLL框图
2.
主时钟的生成是由PLL时钟输入的频率范围受到限制。看
表35 ，
动态特性。
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LPC2917_19_01_2
初步数据表
牧师02 - 2009年6月17日
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