PLL650-01

低EMI网络LAN时钟

特点

全CMOS输出摆幅为25 mA的输出驱动器

能力的TTL电平。

先进的低功率，亚微米CMOS

流程。

25.0MHz基本晶体或参考时钟

信号。

六个输出时钟具有可选的频率。

的67,83,100 ，和133MHz的SDRAM频率。

扩频技术选择的EMI

从减

±0.25%

to

±0.5%

中心。

水晶缓冲基准输出。

理想的网络交换机。

工作电压为3.3V 。

提供150mil 20引脚SSOP 。

引脚配置

FS0

XOUT

XIN

VDD

FS1

GND

CLKC1

CLKC2

CLKB2

CLKB1

1

2

3

20

19

18

FS3

FS2

REF/CS1*^

CLKA1

VDD

OE-

GND

CLKA2

FS4

CS0

PLL 650-01

4

5

6

7

8

9

10

17

16

15

14

13

12

11

描述

该PLL650-01是一种低成本，低抖动，高

高性能时钟合成器。随着PhaseLink的

专有的模拟锁相环技术

该芯片接收25.0MHz的晶振或为参考

ENCE时钟，并产生多个输出的时钟

网络芯片， PCI设备，SDRAM和专用集成电路。

注意：

^ ： 100kΩ的内部上拉电阻。 *：双向引脚。的值

在上电时CS1进行锁存。当没有外部下拉再

体管连接到所述针，所述内部上拉将导致在

默认为CS1高值。外部10kΩ的下拉电阻

器建议设置CS1为低。

框图

OE

XIN

XOUT

XTAL

OSC

REFOUT

CLKA1

CLKA2

FS（ 0 ：4）

控制

逻辑

CS（ 0：1 ）

CLKB1

CLKB2

CLKC1

CLKC2

47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991

www.phaselink.com

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