PLL650-01
低EMI网络LAN时钟
功能说明
可选扩展频谱和输出频率
该PLL650-01提供可选择的扩频调制和可选择的输出频率，以及一个
“输出使能”选择输入（引脚15 ） 。选择是由连接的特定引脚为逻辑“零”或“一”作出
根据第3页上所示的频率选择表。
为了减少在芯片上的管脚数，该PLL650-01使用销18 （REF / CS1 ），为双向引脚
在作为输入（CS1 ）在上电时，并且作为输出（ REF），只要输入被锁存。
引脚1 （ FS0 ），5（ FS1 ），19（ FS2 ），20（ FS3 ） ，和12（ FS4 ）作为输入来选择CLKA1 ， CLKA2 ， CLKB1 ，
CLKB2输出频率和扩频（ SST ）调制（作为详见频率选择表
第3页） 。销11 （ CS0 ）和18（ REF / CS1 ）被用来选择CLKC1和CLKC2频率输出。至于说
以上，销18是一个双向引脚。
引脚15 （ OE ）是选定在三态（禁用）所有输出输出使能输入选择为“低” （逻辑
“零” ） 。
连接选择引脚为逻辑“ 1 ”
为了连接销1（ FS0 ），5（ FS1 ），19（ FS2 ），20（ FS3 ） ，和12（ FS4 ）为“高” （逻辑“ 1 ） ，销简单地
需要连接到VDD。引脚15和18 100kΩ的内部上拉电阻。这种内部上拉再
体管将输入值拉至一个逻辑“1” （上拉）由缺省情况下，即当没有负载电阻连接BE-
补间的引脚与GND 。对销15和18 ，没有外部的上拉电阻，因此需要用于连接的Logical
CAL “一”后。
注意：
因为pin18也被用作输出时，可能发生的是输出负载呈现低im-
pedance相比于内部的上拉电阻。在这种情况下，内部的上拉电阻可能并不suffi-
cient拉输入到一个逻辑“1” ，和一个外部上拉电阻可能需要。
连接选择引脚为逻辑“零”
除了销18 （REF / CS1 ），它是双向的，所有其他的输入引脚是唯一的输入。以将它们连接到
逻辑“0 ”时，销简单地需要被接地。连接销18为逻辑“零”，将但是所需要的
使用的引脚和GND具有足够小的外部负载电阻（相比于在 -
ternal拉电阻），从而使管脚的电压被下拉至低于0.8V （逻辑“0 ”）。为了避免负载效应
当引脚用作输出，外部下拉电阻的值应然保持一样大
可能。在一般情况下，建议使用约10kΩ的外部电阻（参见应用图示） 。
注意：
当输出被用于驱动一个负载呈递之间的输出端子与VDD的电阻小本，
电阻实质上是并联连接到内部的上拉电阻。在这种情况下，外部的下拉
电阻器可以具有被确定尺寸更小，以保证该引脚的电压足够低，以实现
期望的逻辑“零” 。驱动74FXX TTL元件时，这是特别真实的。
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转04年9月3日第4页
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