终奌站
名字
I2C_SCL
号
13
I / O
I / O
TYPE(1)
D
描述
I2C_SCL是I2C时钟引脚。当TAS3103A I2C端口是一个主人，
I2C_SCL为（1 / 2N）
×
(1/(M+1))
×
1/10倍微处理器时钟，其中N
和M被设置为2和8中。当TAS3103A I2C端口是一个奴隶，
输入时钟速率高达400 kHz的可予以支持。该引脚必须提供一个
外部上拉电阻（ 2 kΩ的建议大多数应用程序） 。
I2C_SDA是I2C双向数据引脚。该TAS3103A I2C端口可支持
数据传输速率高达400 kbps的。该引脚必须提供一个外部上拉电阻（ 2 kΩ的是
建议大多数应用）。
LRCLK可以是输入或输出，取决于TAS3103A是否是
在主机或从机串行音频接口模式，这是由22位确定
子地址0xF9 。
MCLKI是一个主时钟输入，提供了另一种使用一个固定的
晶振频率。在数字锁相环模式下，这个时钟的输入频率范围可以
从2.8 MHz到24.576兆赫。在PLL旁路模式，频率高达136 MHz的
都可以使用。每当MCLKI不使用， XTALI / XTALO提供
主时钟输入， MCLKI必须接地。
MCLKO是主输出时钟引脚。它是通过将MCLKI / XTALI产生
由1 ，2或4 （根据子地址控制字段的设置）。 MCLKO是
提供互连，而不需要额外的胶合逻辑的
与芯片需要音频的不同倍数TAS3103A接口
采样率（FS）作为主时钟。
MICROCLK_DIV设置了数字音频处理之间的分频比
时钟和内部时钟的微处理器。音频处理时钟是
如果未启用PLL_bypass DPLL输出时钟。音频处理时钟
是MCLKI / XTALI主时钟，如果PLL_bypass启用。逻辑高电平，该引脚
设置了微处理器时钟等于音频处理时钟。逻辑低电平
设置了微处理器时钟到1/4的数字音频处理时钟。
MICROCLK_DIV必须被设置为低，如果所述音频处理时钟是> 36兆赫。
MICROCLK_DIV必须被设置为高，如果音频处理时钟是
≤
36兆赫。
奥林允许多通道信号的处理通过两个设置
TAS3103As无需任何附加组件。一种利用奥林的是将
完全模拟6声道音频处理器，速度高达96 kHz的采样
率只有两个TAS3103As和无胶合逻辑。
双芯片配置由接线之一SDOUT1端口来实现
两个TAS3103A芯片与第二TAS3103A的奥林端口。国内
到芯片中，奥林输入或运算与内部SDOUT1数据来生成
造成通道SDOUT1输出数据。对于TDM输出格式，该
两个芯片的SDOUT1产出在逐步的左，右不同
频道到在适当的复合输出到达。对于开关量输出， 1
芯片有助于复合SDOUT1的左声道，另一个芯片
有助于该复合SDOUT1的右声道。
如果不使用，奥林必须连接到地。
PLL0
22
I
D
PLL0是的LSB用来选择DPLL的四种不同的模式的2位的代码
多路复用器/分配器的输入操作。锁相环[1：0 ]的00值，01，和10选择
DPLL的输入时钟是MCLKI / XTALI除以1 ，2和4中。一
被取代的DPLL输出11结果MCLKI / XTALI值。该
上拉/下拉组合提供了01默认时没有PLL0也不
PLL1连接。
PLL1是用来选择DPLL的四种不同的模式的2位代码的MSB
多路复用器/分配器的输入操作。锁相环[1：0 ]的00值，01，和10选择
DPLL的输入时钟是MCLKI / XTALI除以1 ，2和4中。一
被取代的DPLL输出11结果MCLKI / XTALI值。该
上拉/下拉组合提供了01默认时没有PLL0也不
PLL1连接。
上拉/
DOWN(2)
外
上拉
需要
I2C_SDA
12
I / O
D
外
上拉
需要
下拉
LRCLK
38
I / O
D
MCLKI
9
I
D
无
MCLKO
34
O
D
无
MICROCLK_DIV
11
I
D
下拉
奥林
37
I
D
下拉
上拉
PLL1
23
I
D
下拉
16
