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图13 。
外部数据存储器周期无等待
(1)
（ SRWn1 = 0和SRWn0 = 0）的
T1
T2
T3
T4
系统时钟（CLK
中央处理器
)
ALE
A15:8
上一个。地址。
地址
写
DA7 ： 0
上一个。数据
地址
XX
数据
WR
DA7 ：0（ XMBK = 0）的
上一个。数据
地址
数据
读
读
写
DA7 ：0（ XMBK = 1）
上一个。数据
地址
XXXXX
数据
XXXXXXXX
RD
注意：
1. SRWn1 = SRW11 （上界）或SRW01 （下级部门） ， SRWn0 = SRW10 （上
部门）或SRW00 （下级部门） 。
在ALE脉冲T4只出现在下一个指令访问RAM
（内部或外部） 。
图14 。
外部数据存储器访问周期与SRWn1 = 0和SRWn0 = 1
(1)
T1
T2
T3
T4
T5
系统时钟（CLK
中央处理器
)
ALE
A15:8
上一个。地址。
地址
DA7 ： 0
上一个。数据
地址
XX
数据
WR
DA7 ：0（ XMBK = 0）的
上一个。数据
地址
数据
DA7 ：0（ XMBK = 1）
上一个。数据
地址
数据
RD
注意：
1. SRWn1 = SRW11 （上界）或SRW01 （下级部门） ， SRWn0 = SRW10 （上
部门）或SRW00 （下级部门） 。
在ALE脉冲T5只出现在下一个指令访问RAM
（内部或外部） 。
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ATmega64(L)
2490L–AVR–10/06
