图5
PBCLKP
输入时序相对于PBCLKP
输入
格局
HOLD
注意：
PBCLKP等于系统时钟（ PCLKP ）中的时钟时的DIV C值为
模块是0B01 。 DIV C = 0B01用于显示定时为与系统有关的信号
时钟。 DIV C的设置只影响PBCLKP和时间的相关信号
在FAPI时钟（ PBCLKP ） 。
图6
PBCLKP
输出时序相对于PBCLKP
产量
最小输出
最大输出
图7
SDCLKP
输入时序相对于SDCLKP
输入
格局
HOLD
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TinyRISC LR4102微处理器
