TinyRISC
LR4102
微处理器
数据表
该TinyRISC LR4102微处理器是一款紧凑型，高性能
32位微处理器的LSI逻辑G11 技术实现的。
该LR4102是缓存一个完整的微处理器解决方案中，
外部总线接口，其内置的存储器控制器，以及片上
调试。该LR4102使用是建立在EZ4102 EasyMACRO子系统，
可通过LSI逻辑CoreWare客户
程序。
该LR4102提供了一个32位的FBusMACRO来控制所有的片外数据
交易数据（包括DRAM或SDRAM ）和EJTAG接口
片上调试与PC跟踪输出。
图1
说明LR4102芯片。
图1
LR4102
LR4102框图
MMU
TLB RAM
CACHES
时钟
调节器
32位TinyRISC
4102 CPU
和FastMDU
BIU和高速缓存
控制器（ BBCC ）
OCM
FBus-
万家乐
FBUS
2个32位定时器
SerialICE 端口-1
EJTAG
SerialICE-1
接口
EJTAG
接口
EJTAG
扩展的调试宏
PC跟踪
产量
该LR4102微处理器是由两种2.5 V供电（ 85兆赫
操作）或1.8 V（ 50 MHz工作频率） 。该芯片的I / O环要求
3.3 V时的85 MHz的系统时钟，峰值性能为85 MIPS和
持续的业绩预计为68 MIPS 。以50MHz的时钟，
表现为50 MIPS的峰值和持续的40 MIPS 。
2000年3月
版权所有 1998-2000年由LSI Logic公司。版权所有。
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框图
本节提供的主要组成部分的简要说明
LR4102 ，如图
图1 。
在CPU执行所有的算术，逻辑运算，移位，以及地址计算。
CPU支持EJTAG调试和密切配合的
FastMDU 。该FastMDU计算所有乘法和除法运算的
在LR4102 ，并提供了4/5周期乘法和累加操作
（ 32位到64位） ， 34/35周期鸿沟，饱和算术和溢流
指示。
存储器管理单元（MMU）转换从虚拟地址
在CPU成物理地址，并且包括一个64项的翻译
后备缓冲器（ TLB ）的RAM 。
在BIU和高速缓冲存储器控制器（ BBCC ）提供的内部总线接口
并连接在CPU的高速缓存。对于高速缓存中， LR4102
包含两路组相联的I-缓存16K字节和8字节的
直接映射的数据缓存。 4个写缓存被集成到
BBCC在LR4102设计。
32位FBusMACRO （ FBM ）控制FBUS ，专用，
多主机总线，与LR4102连接芯片外的逻辑。该FBUS
允许无缝LR4102连接到各种设备上，包括
EPROM ，FLASH， RAM，DRAM ，SDRAM和通用I / O引脚。
该FBUS还支持突发读取（一个周期）和write ，内置
仲裁外部FBUS高手，窥探外部写的
对存储器的访问。在内部， FBusMACRO接口主要用
在BBCC模块。
每个32位定时器可以从预加载的值向下计数，翻转或
停在零，产生中断零，或作为公交车的看门狗。该
CPU可以设定任意的两个内部32位定时器。
该LR4102包括1字节的片上存储器（ OCM ） 。
时钟控制器几步CPU时钟速度上升或下降，并能阻止
内部LR4102时钟干脆。该LR4102还支持低
功率模式。该LR4102时钟控制器被设计成支持
晶体或振荡器罐头，并具有片上PLL频率
乘法。
TinyRISC LR4102微处理器
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与PC跟踪输出的EJTAG提供实时程序计数器
（ PC）的跟踪和断点功能在EJTAG兼容调试
设计。 PC跟踪输出通过扩展调试提供
万家乐的完整和准确的片上调试。一个SerialICE - 1端口
器（UART）也被包括在LR4102以提供向后兼容性
与以往的TinyRISC设计。
流水线架构
该LR4102实现了3级流水线（取指，执行和
回写），使用的ALU中，数据地址的单一加法器，和
指令地址。共享一个加法器大大降低了
需要的电路以实现微处理器，并消除
流水线寄存器和旁路逻辑。该LR4102设计不需要
加载延迟槽。
图2
示出了微处理器的CPU 3级
管线。
图2
LR4102 CPU流水线与X2停顿周期
IF
X1
X2
摊子
WB
取指令
执行
回写
单个LR4102指令的执行包括以下内容的
3流水线阶段：
1.取指令 - 该LR4102取指令（IF） ，并且如果
必要，解压缩的16位指令到一个32位
指令。
2.执行 - 的LR4102执行所有ALU指令，做出决议
条件分支，并计算加载和存储地址（ X1） 。
然后CPU传送从外部存储器或加载或存储数据
高速缓存和执行移动到/从协处理器操作中的第二
执行（失速）循环（X2 ），其在需要时仅插入。
3.回写 - 的LR4102将结果写入到寄存器连接文件（ WB ） 。
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TinyRISC LR4102微处理器
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