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NT512D64S8HB1G / NT512D64S8HB1GY / NT512D64S8HB0G
NT256D64S88B1G / NT256D64S88B1GY NT256D64S88B0G
NT128D64SH4B1G / NT512D72S8PB0G （ ECC ） / NT256D72S89B0G （ ECC ）
无缓冲DDR DIMM
用于对模块AC时序规范的DDR SDRAM器件
T
A
= 0 ° C 70 ℃; V
DDQ
= V
DD
= 2.5V ± 0.2V （ PC2100 / PC2700 ） ; V
DDQ
= V
DD
= 2.6V ± 0.1V （ PC3200 ） （第1部分2 ）
符号
参数
5T
PC3200
分钟。
t
AC
t
DQSCK
t
CH
t
CL
t
CK
t
CK
t
CK
t
DH
从CK / CK DQ输出访问时间
从CK / CK DQS输出访问时间
CK高电平宽度
CK低电平宽度
时钟周期时间CL = 3
时钟周期时间CL = 2.5
时钟周期时间CL = 2
DQ和DM输入保持时间
-0.65
-0.55
0.45
0.45
5
6
-
0.4
马克斯。
+0.65
+0.55
0.55
0.55
8
12
-
分钟。
-0.7
-0.7
0.45
0.45
-
6
7.5
0.45
6K
PC2700
马克斯。
+0.7
+0.7
0.55
0.55
-
12
12
分钟。
-0.75
-0.75
0.45
0.45
-
7.5
10
0.5
75B
PC2100
马克斯。
+0.75
+0.75
0.55
0.55
-
12
12
ns
ns
ns
1-4
1-4
1-4,
15, 16
1-4,
15, 16
1-4
1-4, 5
ns
ns
t
CK
t
CK
1-4
1-4
1-4
1-4
单位
笔记
t
DS
t
DIPW
t
HZ
DQ和DM输入建立时间
DQ和DM输入脉冲宽度（每个输入）
从CK / CK数据输出高阻抗的时间
0.4
1.75
-0.6
+0.6
0.45
1.75
-0.7
+0.7
0.5
1.75
-0.75
+0.75
ns
ns
ns
t
LZ
t
DQSQ
t
HP
t
QH
t
QHS
t
DQSS
t
DQSL
,
t
DQSH
t
DSS
t
DSH
t
MRD
t
WPRES
t
WPST
t
WPRE
t
IH
从CK / CK数据输出低阻抗时间
DQS -DQ歪斜（ DQS &相关DQ信号）
最小半时钟周期期间对任何给定的周期;
由CLK高（ T定义
CH
）或CLK低（T
CL
）时间
从DQS数据输出保持时间
数据保持倾斜因子
写命令第一DQS闭锁过渡
DQS输入低（高）脉冲宽度
（写周期）
DQS下降沿到CK建立时间
（写周期）
DQS从CK下降沿保持时间
（写周期）
模式寄存器设置命令周期时间
写序言建立时间
写后同步
写序言
地址和控制输入保持时间
（快速压摆率）
地址和控制输入建立时间
（快速压摆率）
地址和控制输入保持时间
（慢摆率）
-0.6
+0.6
0.4
-0.7
+0.7
0.45
-0.75
+0.75
0.5
ns
ns
t
CK
t
CK
1-4, 5
1-4
1-4
t
CH
or
t
CL
t
HP
-
t
QHS
0.5
0.75
0.35
0.2
0.2
2
0
0.40
0.25
0.6
0.60
1.25
t
CH
or
t
CL
t
HP
-
t
QHS
0.55
0.75
0.35
0.2
0.2
2
0
0.40
0.25
0.75
0.60
1.25
t
CH
or
t
CL
t
HP
-
t
QHS
0.75
0.75
0.35
0.2
0.2
2
0
0.40
0.25
0.9
0.60
1.25
1-4
1-4
1-4
1-4
1-4
1-4
1-4
1-4, 7
1-4, 6
1-4
2-4, 9,
11, 12
2-4, 9,
11, 12
2-4,
ns
t
CK
t
CK
t
CK
t
CK
t
CK
ns
t
CK
t
CK
ns
t
IS
0.6
0.75
0.9
ns
t
IH
0.7
0.8
1.0
ns
10, 11,
12, 14
REV 2.2
2004年8月3日
20
NANYA保留更改产品规格，恕不另行通知。
南亚科技股份有限公司
初步
