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莱迪思半导体公司
图17. ispXPGA PLL_RST和PLL_FBK代
I / O / PLL_RST
ispXPGA系列数据手册
到PLL
从路由
I / O / PLL_FBK
到PLL
从时钟网络
时钟布线
全局时钟线（ GCLK ）有两个来源，它们的专用引脚和SYSCLOCK电路。图18 illus-
trates全局时钟线的产生。
图18.全局时钟线代
从路由
GCLK0
CLK_OUT0
PLL0
SEC_OUT0
从路由
GCLK7
CLK0
CLK7
CLK_OUT7
PLL7
SEC_OUT7
GCLK6
CLK_OUT1
PLL1
SEC_OUT1
从路由
GCLK1
CLK1
CLK6
CLK_OUT6
PLL6
SEC_OUT6
GCLK2
CLK_OUT2
PLL2
SEC_OUT2
从路由
GCLK5
CLK2
CLK5
CLK_OUT5
PLL5
SEC_OUT5
GCLK4
CLK_OUT3
PLL3
SEC_OUT3
CLK3
CLK4
CLK_OUT4
PLL4
SEC_OUT4
GCLK3
的sysIO能力
所有ispXPGA器件具有8的sysIO银行，其中每个存储体是能够支持多个I / O标准。
每次的sysIO银行都有自己的I / O电源电压（V
CCO
）和参考电压（V
REF
）资源，使每个
银行完全独立于他人。每个I / O都单独CON连接的可配置基于银行的V
CCO
和
V
REF
设置。此外，每个I / O具有CON连接的可配置驱动强度，弱上拉，弱下拉或总线保持
锁存器。表4列出了在各ispXPGA设备每阵支持的I / O的数目。此外， 5V容限
输入是连接到V的I / O组中的特定网络版
CCO
3.0V至3.6V的LVCMOS 3.3 ， LVTTL和PCI的
接口。
表5列出的sysIO标准与V中的典型值
CCO ，
V
REF
和V
TT.
该ispXPGA设备的TOE ， JTAG TAP引脚，程序， CFG0和DONE引脚是唯一的引脚不
拥有的sysIO功能。鞋头和CFG0销运转的V
CC
该装置的，仅支持LVC-
对应器件的电源电压MOS标准。 TAP引脚有一个单独的电源电压（V
CCJ
),
其确定对应于该电源电压的LVCMOS的标准。
有三种类型的I / O接口标准将在ispXPGA器件上实现。该网络首先就是非
封端的，单端接口。它包括随1.8V ， 2.5V ， 3.3V和3.3V的LVTTL标准LVC-
MOS接口标准。此外， PCI和AGP -1X是这种类型的接口的子集。
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