总线信号配时
表7.总线操作时序（续）
33兆赫
NUM
特征
民
B37 UPWAIT有效期至CLKOUT下降沿
12
（ MIN = 0.00 X B1 + 6.00 ）
B38 CLKOUT下降沿到UPWAIT有效
12
（ MIN = 0.00 X B1 + 1.00 ）
B39为有效至CLKOUT上升沿
13
（ MIN = 0.00 X B1 + 7.00 ）
B40 A（ 〇时31分） ， TSIZ （ 0 ： 1 ） ， RD / WR ，连拍，
有效期至CLKOUT上升沿
（ MIN = 0.00 X B1 + 7.00 ）
B41 TS有效期至CLKOUT上升沿（设置
时间） （ MIN = 0.00 X B1 + 7.00 ）
B42 CLKOUT上升沿到TS有效（保持
时间） （ MIN = 0.00 X B1 + 2.00 ）
B43 AS否定内存控制器
信号否定（ MAX = TBD）
1
2
40 MHZ
民
6.00
1.00
7.00
7.00
最大
—
—
—
—
50兆赫
民
6.00
1.00
7.00
7.00
最大
—
—
—
—
66兆赫
单位
民
6.00
1.00
7.00
7.00
最大
—
—
—
—
ns
ns
ns
ns
最大
—
—
—
—
6.00
1.00
7.00
7.00
7.00
2.00
—
—
—
待定
7.00
2.00
—
—
—
待定
7.00
2.00
—
—
—
待定
7.00
2.00
—
—
—
待定
ns
ns
ns
相位和频率抖动性能的结果是唯一有效的，如果输入抖动小于规定值。
如果EXTAL的频率的变化速率是缓慢的（即它不最小值和最大值之间的跳
在一个周期的值）或抖动的频率快（即，它不会留在很长一段时间的极端值），那么
上EXTAL允许的最大抖动可以高达2％。
3
在B4和B5的时间表特定网络版是基于充分的力量时钟。
4
对于BR输出的时序相关，当MPC862 / 857T / 857DSL选择与外部总线仲裁工作。
为BG输出的时间是相关的，当MPC862 / 857T / 857DSL选择与内部总线仲裁工作。
5
对于部分速度高于50MHz的，使用9.80ns的B11A 。
6
当MPC862 / 857T / 857DSL选择与内部总线工作所需的BR输入的时间是相关的
仲裁者。当MPC862 / 857T / 857DSL选择与外部总线工作BG输入的时间是相关的
仲裁者。
7
对于部分速度高于50MHz的，使用了2ns的B17 。
8
为D （零点31分）和DP （0： 3）的输入时序的B18和B19参考CLKOUT的上升沿，其中的TA输入
信号被断言。
9
对于部分速度高于50MHz的，使用了2ns的B19 。
10
为D （零点31分）和DP （0： 3）的输入时序的B20和B21参考CLKOUT的下降沿。这个定时是唯一有效的
读访问由片选在UPM在内存控制器的控制来控制，数据跳动的地方
DLT3 = 1的UPM RAM的话。 （这只是其中的数据被锁存， CLKOUT的下降沿的情况下）。
11
定时B30指连拍时的ACS = 00和WE （0： 3）当CSNT = 0 。
12
信号UPWAIT被认为是异步的CLKOUT和内部同步。时序特定网络版
在B37和B38被指定，以使UPM输出信号的冻结如上述
图19 。
13
在AS信号被认为是异步的CLKOUT 。定时B39是特定网络连接编辑，以便使所述行为
在指定的
图22 。
MPC862 / 857T / 857DSL的PowerQUICC 系列硬件规格，第3版
飞思卡尔半导体公司
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