初步
集成
电路
系统公司
ICS840024I
F
EMTO
C
锁
C
RYSTAL
-
TO
-
LVCMOS / LVTTL F
Characteristic低频
S
YNTHESIZER
TYPE
描述
无连接。
晶体或TEST_CLK投入作为PLL的参考与选择
源。当HIGH ，选择TEST_CLK 。当低，选择XTAL
输入。 LVCMOS / LVTTL接口电平。
单端LVCMOS / LVTTL时钟输入。
输出使能引脚。高电平时，输出有效。当低时，
输出处于高阻抗状态。 LVCMOS / LVTTL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分隔为
复位使otuputs变为低电平。当逻辑低电平时，内部
分频器和输出被使能。 LVCMOS / LVTTL接口电平。
PLL旁路。当低电平时，输出从该VCO输出驱动。
高电平时， PLL被旁路，输出频率=
参考时钟频率/ N输出分频器。
LVCMOS / LVTTL接口电平。
模拟电源引脚。
核心供电引脚。
晶体振荡器接口。 XTAL_OUT是输出。
XTAL_IN是输入。
电源接地。
单端时钟输出。 LVCMOS / LVTTL接口电平。
15
典型的输出阻抗。
输出电源引脚。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 2, 9, 20
3
4
5
6
名字
nc
nXTAL_SEL
TEST_CLK
OE
MR
未使用
输入
输入
输入
输入
下拉
下拉
上拉
下拉
7
8
10
11,
12
13, 19
14, 15
17, 18
16
nPLL_SEL
V
DDA
V
DD
XTAL_OUT ，
XTAL_IN
GND
Q3, Q2,
Q1, Q0
V
DDO
输入
动力
动力
输入
动力
产量
动力
下拉
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
C
PD
R
上拉
R
下拉
R
OUT
参数
输入电容
V
DD
, V
DDA
, V
DDO
= 3.465V
功率耗散电容
输入上拉电阻
输入下拉电阻
输出阻抗
V
DD
, V
DDA
= 3.465V, V
DDO
= 2.625V
V
DD
, V
DDA
, V
DDO
= 2.625V
测试条件
最低
典型
4
待定
待定
待定
51
51
15
最大
单位
pF
pF
pF
pF
K
K
840024AGI
www.icst.com/products/hiperclocks.html
2
REV 。一2004年12月16日
