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HYS72D[64/128/256]xxxHBR–[5/6]–C
录得双数据速率SDRAM模块
在DIMM是功耗最低的自刷新模式。
自刷新退出（ RESET低，时钟已关闭） - 可选
1.稳定的时钟到SDRAM中。该系统必须驱动时钟的应用频率（ PLL操作是不
放心，直到输入时钟达到20MHz的 ） 。时钟在SDRAM的稳定性会受所有适用的系统
时钟设备和时间的分配必须允许所有时钟器件来解决。一旦一个稳定的时钟是在收到DIMM
PLL ，所需的PLL稳定时间（假设电源DIMM稳定）为100微秒。
2.该系统采用有效逻辑电平到寄存器的数据输入（地址和控制在DIMM接口） 。 CKE
必须保持很低，其他所有输入应被驱动到一个已知状态。一般来说，这些命令可以是
由系统设计者确定。一种选择是使用一个SDRAM “ NOP ”指令（且CKE低），因为这是第一次
由JEDEC自刷新退出程序定义的命令（最好这将是一个“ NOP取消选择”命令） 。第二个
选项是适用于所有的寄存器输入端低的水平，以与寄存器输出的状态相一致。
3.系统切换RESET为逻辑“高”级别。在SDRAM现在可以正常运行，准备接收命令。
自的RESET信号是异步的，RESET的定时关系，以特定的时钟沿不要求（在此
期间，寄存器输入必须保持稳定） 。
4.系统必须保持稳定的寄存器输入到寄存器的正常运转为止。该寄存器具有激活
时，允许时钟接收器，输入接收器，和输出驱动器有足够的时间导通，并成为稳定的。
在此期间，系统必须保持在步骤2中所描述的有效逻辑电平，也是一个功能要求，即
寄存器保持在CKE输出低电平状态，以保证DDR SDRAM的继续接受较低水平
在CKE 。注册激活时间（t （ ACT ） ） ，从RESET由低异步切换到高，直到寄存器
稳定，并准备接受输入信号，指定寄存器和DIMM做- umentation 。
5.系统可以开始JEDEC定义的DDR SDRAM自刷新退出过程。
自刷新项（ RESET低，时钟运行） - 可选
虽然保持运行的时钟增加在自刷新从上-DIMM的PLL的功耗，这是一
交替操作方式为这些的DIMM。
1.系统进入自刷新项命令。 （ CKE →低， CS →低， RAS →低，中科院→低， WE →高）
注：该命令后到达DDR SDRAM一个时钟因为在注册DIMM附加寄存器流水线。
后此命令发出到SDRAM中，所有的地址和控制和时钟输入条件到SDRAM的是
不用管它 - 除CKE的。
系统处于有效低电平复位设置。这种输入条件强制所有寄存器的输出为低电平状态，独立的
上的数据和时钟寄存器输入的状态下，并确保CKE是一个稳定的低水平处的DDR SDRAM 。
系统可释放DIMM地址和控制输入高阻抗。这可以的RESET停用时间后进行
寄存器（T （ INACT ） ） 。在停用时间描述了时间，其中，时钟和控制及地址信号
复位后低已应用必须保持有效的水平。强烈建议CKE继续保持低位
在操作过程中。
所述DIMM是处于低功率，自刷新模式。
自刷新退出（ RESET低，时钟运行） - 可选
1.本系统适用于有效逻辑电平到寄存器的数据输入（地址和控制在DIMM接口） 。 CKE
必须保持很低，其他所有输入应被驱动到一个已知状态。一般来说，这些命令可以是
由系统设计者确定。一种选择是使用一个SDRAM “ NOP ”指令（且CKE低），因为这是第一次
由自刷新退出序列定义的命令（最好这将是一个“ NOP取消选择”命令） 。第二个选择
是适用于所有的寄存器输入低的水平要与登记簿的输出状态保持一致。
牧师1.21 ， 2006-08
03292006-6N25-8R3I
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