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互联网数据表
HYS72D[64/128/256]xxxHBR–[5/6]–C
录得双数据速率SDRAM模块
3.2
交流时序参数
表12
AC时序 - 绝对规格PC3200和PC2700
参数
符号
–5
DDR400B
分钟。
马克斯。
+0.5
0.55
8
12
12
0.55
–6
DDR333
分钟。
–0.7
0.45
6
6
7.5
0.45
马克斯。
+0.7
0.55
12
12
12
0.55
单位
注/测试
条件
1)
DQ输出访问时间
CK / CK
CK高电平宽度
时钟周期时间
t
AC
t
CH
t
CK
–0.5
0.45
5
6
7.5
ns
t
CK
ns
ns
ns
t
CK
t
CK
2)3)4)5)
2)3)4)5)
CL = 3.0
2)3)4)5)
CL = 2.5
2)3)4)5)
CL = 2.0
2)3)4)5)
2)3)4)5)
2)3)4)5)6)
CK低电平宽度
自动预充电写恢复+
预充电时间
DQ和DM输入保持时间
DQ和DM输入脉冲宽度
（每个输入）
从DQS输出访问时间
CK / CK
t
CL
t
DAL
t
DH
t
DIPW
t
DQSCK
0.45
(
t
WR
/
t
CK
)+(
t
RP
/
t
CK
)
0.4
1.75
–0.6
0.35
—
0.72
0.4
0.2
0.2
分钟。 （T
CL
, t
CH
)
—
0.6
0.7
—
—
+0.6
—
+0.40
1.25
—
—
—
—
+0.7
—
—
—
0.45
1.75
–0.6
0.35
—
0.75
0.45
0.2
0.2
分钟。 （T
CL
, t
CH
)
–0.7
0.75
0.8
2.2
—
—
+0.6
—
+0.40
1.25
—
—
—
—
+0.7
—
—
—
ns
ns
ns
t
CK
ns
t
CK
ns
t
CK
t
CK
ns
ns
ns
ns
ns
2)3)4)5)
2)3)4)5)6)
2)3)4)5)
DQS输入低（高）脉冲宽度t
DQSL ，H
（写周期）
DQS -DQ歪斜（ DQS和
相关DQ信号）
写命令1
st
的DQ
闭锁过渡
DQ和DM输入建立时间
DQS下降沿从保持时间
CK （写周期）
DQS下降沿到CK安装
时间（写入周期）
时钟半周期
数据输出高阻抗的时间
从CK / CK
地址和控制输入保持
时间
t
DQSQ
t
DQSS
t
DS
t
DSH
t
DSS
t
HP
t
HZ
t
IH
2)3)4)5)
TFBGA
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)7)
快速压摆率
3)4)5)6)8)
慢转换速率
3)4)5)6)8)
2)3)4)5)9)
控制和地址。输入脉冲
宽度（每个输入）
t
IPW
2.2
牧师1.21 ， 2006-08
03292006-6N25-8R3I
15
