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怀特电子设计
26.参考，以各组输出： DQSL与DQ0 - DQ7 ;和DQSH与DQ8-
DQ15每个芯片。
27.这一限制实际上是一个标称值，并不会导致一个失败值。 CKE是
在刷新命令周期（T HIGH
RFC
[分钟] ）否则CKE是低电平（即
在待机期间） 。
28.为了保持有效电平，输入的过渡边缘必须：
一） ，通过对目标的AC延从当前的AC电平恒定的压摆率
级，V
IL
交流（AC）或V
IH
交流（AC） 。
B）至少达到目标的交流水平。
交流目标电平达到三）后，继续维持在至少所述目标直流
级，V
IL
（直流）或V
IH
（直流） 。
29.每孔组的输入电容将不超过此最大值相差
构成对任何给定的设备。
30. CK和CK＃输入转换率必须
≤
1V / NS （ ≥2V / ns的差异） 。
从DQS超过10 ％， 31 DQ和DM输入压摆率必须不偏离。如果
DQ / DM / DQS转换速率低于0.5V / ns的时间必须降低： 50ps的必须
添加到t
DS
和T
DH
在转换率各为100mV / ns的下降。如果转换率超过
4V / ns的功能是不确定的。
32. V
CC
不能改变超过4 ％，如果CKE不活跃，而任何一家银行被激活。
33.时钟允许高达±抖动150ps的。每个定时参数被允许
按相同的量而有所不同。
34. t
HP
分是T的小
CL
最小和T
CH
最小实际施加到器件
CK和CK ＃的输入，集体在银行主动。
35.读取和自动预充电写道不准签发，直到
t
RAS
（ MIN ）可以SATIS网络版之前发出的内部预充电命令。
36.任何正毛刺必须小于1/3的时钟的和不大于+ 400mV的或
2.9伏，以较低者为准。任何负面干扰要小于
1/3时钟周期，不超过两种-300mV或2.2伏，取较
积极的。平均不能低于2.5V最小。
37.正常输出驱动曲线：
一）全面变化的驱动程序下拉电流从最小到最大
过程中，温度和电压将位于的外边界线内
图A的V- I曲线
b）在电压的标称范围在驱动程序的下拉电流的变化和
气温有望，但不能保证，趴在内部边界之内
图A中的V-I曲线的线
三）充分变化驱动上拉电流从最小到最大的过程中，
温度和电压将位于的VI曲线的外边界线内
图B的
四）在驱动程序上拉电流在电压的标称范围的变化和
气温有望，但不能保证，趴在内部边界之内
图B中的V-I曲线的线
e)
W3E32M72SR-XSBX
在最大最小上拉和下拉的比例充分变化
电流应该为0.71和1.4之间，用于器件的漏极 - 源极电压，从
0.1V到1.0伏，并在相同的电压和温度。
f）如标称拉的比率中的充分变化到下拉电流应
是统一的±10％ ，对于装置的漏 - 源极电压从0.1V到1.0伏。
38.减少输出驱动曲线：
一）全面变化的驱动程序下拉电流从最小到最大
过程中，温度和电压将位于的外边界线内
图C的V- I曲线
b）在电压的标称范围在驱动程序的下拉电流的变化和
气温有望，但不能保证，趴在内部边界之内
图C的V-I曲线的线
三）充分变化驱动上拉电流从最小到最大的过程中，
温度和电压将位于的VI曲线的外边界线内
图D的
四）在驱动程序上拉电流在电压的标称范围的变化和
气温有望，但不能保证，趴在内部边界之内
图D的V-I曲线的线
五）在最大最小上拉的比全变异和下拉
电流应该为0.71和1.4之间，用于器件的漏极 - 源极电压，从
0.1V到1.0V的，并且在相同的电压和温度。
f）如标称拉的比率中的充分变化到下拉电流应
是统一的±10％ ，对于装置的漏 - 源极电压从0.1V到1.0V。
39.所用的电压电平是从最小V衍生
CC
电平与参考
试验载荷。在实践中，从一个适当端接总线所获得的电压电平
将提供显着不同的电压值。
40. V
IH
过冲： V
IH
（MAX） = V
CCQ
+ 1.5V的脉冲宽度
≤
为3ns和脉冲宽度
不能大于1/3的周期率。 V
IL
冲： V
IL
（MIN） = -1.5V为一
脉冲宽度
≤
为3ns的脉冲宽度不能大于1/3的周期率。
41. V
CC
和V
CCQ
必须跟踪对方。
42. t
HZ
（ MAX）将战胜吨
DQSCK
（最大） +吨
RPST
（MAX）的条件。吨
LZ
（ MIN ）的意志
战胜吨
DQSCK
（ MIN ） + T
RPRE
（MAX）的条件。
43. t
RPST
终点和叔
RPRE
开始点没有被引用到一个特定的直流电压等级
但是，当指定的设备输出不再驾驶（T
RPST
） ，或者开始驱动
(t
RPRE
).
44.在初始化过程中，V
CCQ
, V
TT
和V
REF
必须等于或小于V
CC
+ 0.3V.
另外，V
TT
上电时，可最大1.35V ，即使V
CC
/V
CCQ
0
伏，提供最小的42欧姆的串联电阻被用来在V之间
TT
电源和输入引脚。
45.目前部分运营低于83 MHz的速度最慢的JEDEC的工作频率。
因此，未来的管芯可以不重新佛罗里达州ECT此选项。
46.当输入信号是高还是低，这是德网络定义为一个稳定的状态逻辑高或
低。
图。会减弱驱动器下拉
特征
80
图。 减量DRIVE上拉
特征
0
-10
-20
最大
70
60
标称高
最低
标称低
50
-30
I
OUT
（MA ）
I
OUT
（MA ）
40
标称低
-40
30
-50
最低
20
-60
标称高
10
-70
最大
0
0.0
0.5
1.0
1.5
2.0
2.5
-80
0.0
0.5
1.0
1.5
2.0
2.5
V
OUT
(V)
V
CCQ -
V
OUT
(V)
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2006年7月
第3版
15
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