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NT256S72V89A0G
256MB ： 32M X 72
UNBUFFERED SDRAM模块
串行存在检测 -
2第1部分
基于32Mx8 ， 4Banks ， 8K刷新， 3.3V的SDRAM与SPD 32Mx72 SDRAM DIMM
字节
描述
-7K
0
1
2
3
4
5
6.
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
串行PD字节生产过程中写入的数
总字节数串行PD设备
基本内存类型
行数在大会地址
在大会列地址数
DIMM银行数量
大会数据宽度
大会数据宽度（续“
)
本届大会的电压电平接口
在CL SDRAM设备循环时间= 3
SDRAM设备访问时间从时钟在CL = 3
DIMM配置类型
刷新率/类型
主SDRAM宽度
错误检查SDRAM器件的宽度
SDRAM的设备属性：最小CLK延迟，随机存取上校
SDRAM器件的属性：突发长度支持
SDRAM器件的属性：
设备银行数量
SDRAM的设备属性： CAS潜伏期支持
SDRAM的设备属性： CS延迟
SDRAM的设备属性： WE延迟
SDRAM的设备属性
2/3
7ns
5.4ns
SPD项值
-75B
128
256
SDRAM
13
10
1
X72
X72
LVTTL
7.5ns
5.4ns
ECC
SR/1x(7.8us)
X8
X8
1时钟
1,2,4,8
4
2/3
0
0
无缓冲
WR- 1 /路突发，全部预充电，
22
SDRAM的设备属性：一般
自动预充电，V
DD
+/-
10%
23
24
25
26
27
28
29
30
31
32
33
34
35
最小时钟周期在CL = 2
最大数据存取时间从时钟在CL = 2
最小时钟周期时间在CL = 1
最大数据存取时间从时钟在CL = 1
最小行预充电时间（t
RP
)
最小行主动向行活动延迟（T
RRD
)
最低RAS到CAS的延迟（T
RCD
)
最低RAS脉冲宽度（T
RAS
)
模块库密度
地址和命令设置时间时钟前
地址和命令保持时间后，时钟
之前的数据输入建立时间时钟
数据输入保持时间后，时钟
1.5ns
0.8ns
1.5ns
0.8ns
15ns
15ns
15ns
45ns
7.5ns
5.4ns
10ns
6ns
不适用
不适用
20ns
15ns
20ns
45ns
256MB
1.5ns
0.8ns
1.5ns
0.8ns
未定义
1.2A
1.2A
1.2A
12
1E
2ns
1ns
2ns
1ns
15
08
15
08
20ns
20ns
20ns
50ns
0F
0F
0F
2D
10ns
6ns
75
54
A0
60
00
00
14
0F
14
2D
40
15
08
15
08
00
12
64
12
AB
20
10
20
10
14
14
14
32
A0
60
0E
2/3
06
8ns
6ns
70
54
-8B
PD串行数据输入
（十六进制）
-7K
-75
80
08
04
0D
0A
01
48
00
01
75
54
02
82
08
08
01
0F
04
06
01
01
00
06
80
60
-8B
记
36-61保留
62
63
SPD修订
校验和字节0 - 62
校验和数据
初步
09 / 2001
10
南亚科技股份有限公司保留更改产品和规格，恕不另行通知。
南亚科技股份有限公司。
