V
IH
外
时钟
90%
50%
10%
90%
50%
10%
t
PW
注：中点V
IL
+ (V
IH
– V
IL
)/2.
t
PW
t
秋天
t
上升
V
IL
图10-3外部时钟时序
10.6锁相环时序
表10-14 PLL时间
特征
外部参考晶振频率的PLL
1
PLL输出频率
2
(f
OUT
)
PLL稳定时间
3
-40 °C至+ 125°C
符号
f
OSC
f
op
t
锁相环
民
4
160
—
典型值
8
—
1
最大
8.4
260
10
单位
兆赫
兆赫
ms
1.外部提供的参考时钟应尽可能地自由从任何相位抖动锁相环工作
正确。 PLL的优化，为8MHz晶振输入。
2. ZCLK不得超过60MHz的。关于ZCLK和（f附加信息
OUT
/ 2）时，请参阅在OCCS章
该
56F8300外设用户手册。
3.这是PLL设置被改变后，以确保可靠的操作所需的最短时间。
10.7晶体振荡器计时
表10-15晶体振荡器参数
特征
晶振起振时间
谐振器启动时间
水晶ESR
晶峰到峰抖动
水晶最小 - 最大周期变化
共振峰到峰抖动
谐振器最小 - 最大周期变化
符号
T
CS
T
RS
R
ESR
T
D
T
PV
T
RJ
T
RP
民
4
0.1
—
70
0.12
—
—
典型值
5
0.18
—
—
—
—
—
最大
10
1
120
250
1.5
300
300
单位
ms
ms
欧
ps
ns
ps
ps
56F8365技术数据，版本7
150
飞思卡尔半导体公司
初步
