配电和I / O型圈的实现
绕过V
DD
和V
SS
层印刷电路板用大约100μF的，最好用高品位
电容器，如钽电容
由于该器件的输出信号具有快速的上升和下降时间，PCB走线长度应该是最小的
计算电容时，要考虑所有的设备载荷以及寄生电容，由于PCB走线。
这与较高的电容负载，可以创造更高的瞬态电流系统中至关重要
在V
DD
和V
SS
电路。
要特别小心，尽量减少对V噪音水平
REF
, V
DDA
和V
SSA
引脚
即利用TRST引脚JTAG端口或EOnCE模块功能的设计（比如开发或
调试系统）应允许一个装置断言TRST每当RESET被断言，以及一个装置
独立复位的断言TRST 。设计不需要调试功能性，如
消费类产品，应该把这些引脚连接在一起。
由于闪存是通过JTAG / EOnCE口进行编程，设计人员应提供
接口，此端口允许在电路闪存编程
12.3配电和I / O型圈的实现
图12-1
说明在56F8355 / 56F8155纳入一般功率控制。该芯片
包含两个内部电源稳压器。其中之一是从V供电
DDA_OSC_PLL
脚，不能
被关闭。这个调节器控制电源向内部时钟发生电路。其他稳压器
是从V供电
DD_IO
销和功率提供到所有芯的内部数字逻辑的，都
外围和内部存储器。这个调节器可以被关闭，如果外部V
DD_Core
电压
从外部施加于V
帽
销。
总之，在整个芯片可以从一个单一的3.3伏的电源被提供，如果大芯调节器是
启用。如果未启用的调节剂，也可使用双电源供电的3.3V / 2.5V的配置。
注意事项：
闪存， RAM和内部逻辑与核心稳压器输出供电
V
PP
1和V
PP
2不连接在客户系统
所有电路，模拟
和
数码，共享一个普通V
SS
公共汽车
V
DDA_OSC_PLL
V
DD
V
帽
I / O
CORE
OSC
V
SS
V
SSA_ADC
ADC
V
DDA_ADC
V
REFH
V
REFP
V
REFMID
V
REFN
V
REFLO
REG
REG
图12-1电源管理
56F8355技术数据，第12
飞思卡尔半导体公司
初步
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