Vitesse公司
半导体公司
2.488 Gb /秒
32 ： 1 SONET / SDH复用器，带有时钟发生器
初步数据表
VSC8131
时钟发生器
一个片内锁相环（ PLL），从外部提供的生成2.488 GHz的传输时钟
REFCLK输入。片上PLL采用了低相位噪声电抗基于压控振荡器（ VCO ）
与片上的环路滤波器。 PLL的环路带宽为2MHz的规定的SONET限度内。该
REFCLK是77.76MHz ，应该是高质量的。对噪声的环路带宽低于REFCLK
PLL将通过PLL和出现抖动的输出。用的REFCLK信号的预处理
VCXO，可能需要避免将REFCLK噪声与抖动的输出大于4ps的有效值。这样
一个条件会造成从VSC8131输出其具有REFCLK噪声除了固有
抖动的VSC8131本身。 REFCLK为LVPECL的水平和需要是一个差分信号以
满足4PS RMS抖动规范。差分PECL接收器的真实和互补输入在内部
偏置到VCC / 2，使得REFCLK信号可以是交流耦合，而无需使用外部偏压电阻器，是指
图3. REFCLK可以直流耦合，只需在驱动内部偏置电压。
图3 ： REFCLK内部偏置配置
V
CC
= +3.3V
输入
V
CC
2
输入
V
CC
所有电阻
3.3K
2
V
EE
= 0V
锁定丢失
锁（ LOL ）输出的损失是用来表示当CMU被锁定。锁定丢失的情况是
时报告CMU不锁定到REFCLK频率或当REFCLK输入信号不
目前。 LOL为高电平时CMU被锁定。 LOL是低时， REFCLK输入信号不存在时（输入
浮因剪线或输入卡高或低） 。 LOL的信号显示为1和0的一个脉冲序列
当REFCLK存在，但CMU没有被锁定到REFCLK的频率。的频率
LOL脉冲序列可以在任何地方从500Hz的至50MHz 。
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11/9/99
