Vitesse公司
半导体公司
初步数据表
VSC8131
特点
2.488Gb / s的32 ： 1多路复用器与时钟发生器
SONET STS -48 / SDH STM- 16
LVPECL差分高速串行数据
和时钟输出
2.488 Gb /秒
32 ： 1 SONET / SDH复用器，带有时钟发生器
与奇32 TTL并行数据输入/偶
奇偶校验
128引脚， 14x20x2毫米增强型PQFP
3.3V单电源供电
2.15W最大功率耗散
概述
该VSC8131复32 TTL兼容77.76Mb / s的并行数据输入（ D0 - D31 ）到一个单一的
LVPECL 2.488 Gb / s串行输出（DO +）为SONET STS- 48 / SDH STM- 16系统中使用。集成
时钟乘法器单元（ CMU ）产生LVPECL 2.488 GHz的时钟信号（CO + ）
从外部供给的
LVPECL兼容的77.76MHz的参考时钟（ REFCLK + ），这是
使用重新定时发送的序列化的数据。
甲分频-32的TTL时钟输出（ CK78OUT ）被用于并行数据的定时用作时钟输入（ CK78IN ）
输入。奇偶校验（ PARBIT ）上输入的数据有选择的偶数或奇数校验TTL模式下执行
输入（ PARMODE ）和TTL奇偶校验错误（ PARERR ）输出。一个TTL损失锁（ LOL ）输出指示灯是用来
报告的REFCLK +或导致CMU失去锁定输入时钟条件下的损失。
VSC8131框图
CK78IN
PARMODE
PARBIT
奇偶
注册
PARERR
D0
并行数据
接收机
D31
Clock/32
输入
注册
32:1
多路复用器
产量
注册
DO +
DO-
CK78OUT
定时
发电机
CO +
合作
REFCLK +
REFCLK-
CMU
x32
位速率时钟
大声笑
G52249-0 ，版本3.0
11/9/99
Vitesse公司
半导体公司
741卡莱普莱诺，卡马里奥，CA 93012 805 / 388-3700 传真： 805 / 987-5896
第1页
Vitesse公司
半导体公司
2.488 Gb /秒
32 ： 1 SONET / SDH复用器，带有时钟发生器
初步数据表
VSC8131
功能说明
低速接口
对于低速并行接口的定时是基于所述CK78OUT输出信号。这样做的目的是为了
从VSC8131具有该装置的上游使用CK78OUT时钟信号作为定时信号源为它的最终
输出级锁存器。 CK78IN是由CK78OUT被驱动，请参考图1，这减少了安装时间
VSC8131 。从CK78OUT允许CK78IN最大传播延迟是由指定的
t
CKPROP
in
AC特性。的数据输入的设置和保持时间是相对于指定的上升沿
CK78IN 。 D0 - D31 ， CK78OUT和CK78IN是TTL兼容的输入。
图1 ：低速系统接口
33
D [ 0:31 ] ， PARBIT
33
CK78IN
上游
设备
VSC8131
CK78OUT
REFCLK
除以32
2.488 GHz的
PLL
奇偶
奇偶校验位输入（ PARBIT ）和32个并行数据输入（ D0之间执行的奇偶校验
D31 ） 。即使是与奇校验检查，选择与PARMODE 。设置PARMODE低到测试奇校验。
设置PARMODE高，以测试偶校验。奇偶校验错误输出（ PARERR ）被设定为逻辑高时，杆
发生性错误。该PARERR信号可以从积极的高低电平信号，通过完井改变
门庭的PARMODE输入。 PARERR重新计算新的并行数据的时钟在每个时间的新近
计算PARERR结果同步输出CK78IN的加载数据2个周期后的上升沿。杆
BIT ， PARMODE和PARERR符合TTL输出电平。
第2页
Vitesse公司
半导体公司
741卡莱普莱诺，卡马里奥，CA 93012 805 / 388-3700 传真： 805 / 987-5896
G52249-0 ，版本3.0
11/9/99
Vitesse公司
半导体公司
初步数据表
VSC8131
2.488 Gb /秒
32 ： 1 SONET / SDH复用器，带有时钟发生器
高速数据输出
高速数据序列D0，D1中被多路复用到D31与D0首先被传输。
高速数据输出驱动器包括一个差分对设计用于驱动一个50Ω的传输线的。该
传输线应在真正的和补充输出之间的负载端接一个100Ω的电阻
看跌期权，参见图2。无需连接到终止电压。输出驱动器后部端接
到50Ω的片上，提供任何反射冷落。如果使用单端时，高速输出驱动器必须
还是有差别地终止在负载与真实和补充输出之间的100Ω电阻显
良。
高速时钟输出
高速时钟输出驱动器包括一个差分对设计用于驱动一个50Ω的传输线的。
传输线应在真实和互补的负载端接一个100Ω的电阻
输出，参见图2。无需连接到终止电压。输出驱动器又回来了termi-
经过NAT到50Ω的片上，提供任何反射一个不压井作业。如果使用单端，高速输出
驱动程序仍必须进行差分端接在负载与真实之间的补一个100Ω的电阻
输出信号。
图2 ：终端高速时钟和数据输出驱动器
V
CC
50
50
100
预驱动器
Z
0
= 50
V
EE
G52249-0 ，版本3.0
11/9/99
Vitesse公司
半导体公司
741卡莱普莱诺，卡马里奥，CA 93012 805 / 388-3700 传真： 805 / 987-5896
第3页
Vitesse公司
半导体公司
2.488 Gb /秒
32 ： 1 SONET / SDH复用器，带有时钟发生器
初步数据表
VSC8131
时钟发生器
一个片内锁相环（ PLL），从外部提供的生成2.488 GHz的传输时钟
REFCLK输入。片上PLL采用了低相位噪声电抗基于压控振荡器（ VCO ）
与片上的环路滤波器。 PLL的环路带宽为2MHz的规定的SONET限度内。该
REFCLK是77.76MHz ，应该是高质量的。对噪声的环路带宽低于REFCLK
PLL将通过PLL和出现抖动的输出。用的REFCLK信号的预处理
VCXO，可能需要避免将REFCLK噪声与抖动的输出大于4ps的有效值。这样
一个条件会造成从VSC8131输出其具有REFCLK噪声除了固有
抖动的VSC8131本身。 REFCLK为LVPECL的水平和需要是一个差分信号以
满足4PS RMS抖动规范。差分PECL接收器的真实和互补输入在内部
偏置到VCC / 2，使得REFCLK信号可以是交流耦合，而无需使用外部偏压电阻器，是指
图3. REFCLK可以直流耦合，只需在驱动内部偏置电压。
图3 ： REFCLK内部偏置配置
V
CC
= +3.3V
输入
V
CC
2
输入
V
CC
所有电阻
3.3K
2
V
EE
= 0V
锁定丢失
锁（ LOL ）输出的损失是用来表示当CMU被锁定。锁定丢失的情况是
时报告CMU不锁定到REFCLK频率或当REFCLK输入信号不
目前。 LOL为高电平时CMU被锁定。 LOL是低时， REFCLK输入信号不存在时（输入
浮因剪线或输入卡高或低） 。 LOL的信号显示为1和0的一个脉冲序列
当REFCLK存在，但CMU没有被锁定到REFCLK的频率。的频率
LOL脉冲序列可以在任何地方从500Hz的至50MHz 。
第4页
Vitesse公司
半导体公司
741卡莱普莱诺，卡马里奥，CA 93012 805 / 388-3700 传真： 805 / 987-5896
G52249-0 ，版本3.0
11/9/99
Vitesse公司
半导体公司
初步数据表
VSC8131
2.488 Gb /秒
32 ： 1 SONET / SDH复用器，带有时钟发生器
耗材
该设备被指定为+ 3.3V单电源一个LVPECL设备。正常操作是有
V
CC
= + 3.3V和V
EE
=地面。如果用户希望与消极使用该设备在ECL环境
3.3V电源，则V
CC
将接地和V
EE
将-3.3V 。如果采用V使用
EE
绑-3.3V时， TTL I / O信号
仍然参考V
EE
.
去耦的电源是在保持部件的正常运行的关键因素。这是
建议在V
CC
电源采用一个0.1μF和0.01μF电容并联放置在脱钩
每个V
CC
电源管脚作为靠近封装成为可能。如果房间允许，一个0.001μF电容应
也可放置在平行于上述0.1μF和0.01μF的电容器。推荐电容
低电感陶瓷表面贴装X7R设备。为0.1μF的电容器时，应采用0603包。该
0.01μF和0.001μF电容可以是0603或0403包。
额外的护理需求脱钩的模拟电源引脚时（标记为V将采取
CCANA
） 。为了
保持在PLL中所含的VSC8131的最佳抖动和环路带宽特性，模拟
电源引脚应该从与10μH CLC π型滤波器的主电源进行滤波。如果愿意，一个
铁氧体磁珠可被用来提供隔离。在0.1μF和0.01μF去耦电容仍然需要
和必须连接到设备和CLC的π型滤波器（或铁氧体磁珠）之间的电源引脚。
对于低频去耦， 47μF钽低电感SMT帽洒在电路板的
主要的+ 3.3V电源，放置在靠近CLC π型滤波器。
如果设备正在使用中的电致化学发光的环境具有负3.3V供电，则所有引用decou-
耦V
CC
必须改变到V
EE
和去耦+ 3.3V的所有引用必须更改为-3.3V 。
G52249-0 ，版本3.0
11/9/99
Vitesse公司
半导体公司
741卡莱普莱诺，卡马里奥，CA 93012 805 / 388-3700 传真： 805 / 987-5896
第5页
Vitesse公司
半导体公司
初步数据表
VSC8131
特点
2.488Gb / s的32 ： 1多路复用器与时钟发生器
SONET STS -48 / SDH STM- 16
LVPECL差分高速串行数据
和时钟输出
2.488 Gb /秒
32 ： 1 SONET / SDH复用器，带有时钟发生器
与奇32 TTL并行数据输入/偶
奇偶校验
128引脚， 14x20x2毫米增强型PQFP
3.3V单电源供电
2.15W最大功率耗散
概述
该VSC8131复32 TTL兼容77.76Mb / s的并行数据输入（ D0 - D31 ）到一个单一的
LVPECL 2.488 Gb / s串行输出（DO +）为SONET STS- 48 / SDH STM- 16系统中使用。集成
时钟乘法器单元（ CMU ）产生LVPECL 2.488 GHz的时钟信号（CO + ）
从外部供给的
LVPECL兼容的77.76MHz的参考时钟（ REFCLK + ），这是
使用重新定时发送的序列化的数据。
甲分频-32的TTL时钟输出（ CK78OUT ）被用于并行数据的定时用作时钟输入（ CK78IN ）
输入。奇偶校验（ PARBIT ）上输入的数据有选择的偶数或奇数校验TTL模式下执行
输入（ PARMODE ）和TTL奇偶校验错误（ PARERR ）输出。一个TTL损失锁（ LOL ）输出指示灯是用来
报告的REFCLK +或导致CMU失去锁定输入时钟条件下的损失。
VSC8131框图
CK78IN
PARMODE
PARBIT
奇偶
注册
PARERR
D0
并行数据
接收机
D31
Clock/32
输入
注册
32:1
多路复用器
产量
注册
DO +
DO-
CK78OUT
定时
发电机
CO +
合作
REFCLK +
REFCLK-
CMU
x32
位速率时钟
大声笑
G52249-0 ，版本3.0
11/9/99
Vitesse公司
半导体公司
741卡莱普莱诺，卡马里奥，CA 93012 805 / 388-3700 传真： 805 / 987-5896
第1页
Vitesse公司
半导体公司
2.488 Gb /秒
32 ： 1 SONET / SDH复用器，带有时钟发生器
初步数据表
VSC8131
功能说明
低速接口
对于低速并行接口的定时是基于所述CK78OUT输出信号。这样做的目的是为了
从VSC8131具有该装置的上游使用CK78OUT时钟信号作为定时信号源为它的最终
输出级锁存器。 CK78IN是由CK78OUT被驱动，请参考图1，这减少了安装时间
VSC8131 。从CK78OUT允许CK78IN最大传播延迟是由指定的
t
CKPROP
in
AC特性。的数据输入的设置和保持时间是相对于指定的上升沿
CK78IN 。 D0 - D31 ， CK78OUT和CK78IN是TTL兼容的输入。
图1 ：低速系统接口
33
D [ 0:31 ] ， PARBIT
33
CK78IN
上游
设备
VSC8131
CK78OUT
REFCLK
除以32
2.488 GHz的
PLL
奇偶
奇偶校验位输入（ PARBIT ）和32个并行数据输入（ D0之间执行的奇偶校验
D31 ） 。即使是与奇校验检查，选择与PARMODE 。设置PARMODE低到测试奇校验。
设置PARMODE高，以测试偶校验。奇偶校验错误输出（ PARERR ）被设定为逻辑高时，杆
发生性错误。该PARERR信号可以从积极的高低电平信号，通过完井改变
门庭的PARMODE输入。 PARERR重新计算新的并行数据的时钟在每个时间的新近
计算PARERR结果同步输出CK78IN的加载数据2个周期后的上升沿。杆
BIT ， PARMODE和PARERR符合TTL输出电平。
第2页
Vitesse公司
半导体公司
741卡莱普莱诺，卡马里奥，CA 93012 805 / 388-3700 传真： 805 / 987-5896
G52249-0 ，版本3.0
11/9/99
Vitesse公司
半导体公司
初步数据表
VSC8131
2.488 Gb /秒
32 ： 1 SONET / SDH复用器，带有时钟发生器
高速数据输出
高速数据序列D0，D1中被多路复用到D31与D0首先被传输。
高速数据输出驱动器包括一个差分对设计用于驱动一个50Ω的传输线的。该
传输线应在真正的和补充输出之间的负载端接一个100Ω的电阻
看跌期权，参见图2。无需连接到终止电压。输出驱动器后部端接
到50Ω的片上，提供任何反射冷落。如果使用单端时，高速输出驱动器必须
还是有差别地终止在负载与真实和补充输出之间的100Ω电阻显
良。
高速时钟输出
高速时钟输出驱动器包括一个差分对设计用于驱动一个50Ω的传输线的。
传输线应在真实和互补的负载端接一个100Ω的电阻
输出，参见图2。无需连接到终止电压。输出驱动器又回来了termi-
经过NAT到50Ω的片上，提供任何反射一个不压井作业。如果使用单端，高速输出
驱动程序仍必须进行差分端接在负载与真实之间的补一个100Ω的电阻
输出信号。
图2 ：终端高速时钟和数据输出驱动器
V
CC
50
50
100
预驱动器
Z
0
= 50
V
EE
G52249-0 ，版本3.0
11/9/99
Vitesse公司
半导体公司
741卡莱普莱诺，卡马里奥，CA 93012 805 / 388-3700 传真： 805 / 987-5896
第3页
Vitesse公司
半导体公司
2.488 Gb /秒
32 ： 1 SONET / SDH复用器，带有时钟发生器
初步数据表
VSC8131
时钟发生器
一个片内锁相环（ PLL），从外部提供的生成2.488 GHz的传输时钟
REFCLK输入。片上PLL采用了低相位噪声电抗基于压控振荡器（ VCO ）
与片上的环路滤波器。 PLL的环路带宽为2MHz的规定的SONET限度内。该
REFCLK是77.76MHz ，应该是高质量的。对噪声的环路带宽低于REFCLK
PLL将通过PLL和出现抖动的输出。用的REFCLK信号的预处理
VCXO，可能需要避免将REFCLK噪声与抖动的输出大于4ps的有效值。这样
一个条件会造成从VSC8131输出其具有REFCLK噪声除了固有
抖动的VSC8131本身。 REFCLK为LVPECL的水平和需要是一个差分信号以
满足4PS RMS抖动规范。差分PECL接收器的真实和互补输入在内部
偏置到VCC / 2，使得REFCLK信号可以是交流耦合，而无需使用外部偏压电阻器，是指
图3. REFCLK可以直流耦合，只需在驱动内部偏置电压。
图3 ： REFCLK内部偏置配置
V
CC
= +3.3V
输入
V
CC
2
输入
V
CC
所有电阻
3.3K
2
V
EE
= 0V
锁定丢失
锁（ LOL ）输出的损失是用来表示当CMU被锁定。锁定丢失的情况是
时报告CMU不锁定到REFCLK频率或当REFCLK输入信号不
目前。 LOL为高电平时CMU被锁定。 LOL是低时， REFCLK输入信号不存在时（输入
浮因剪线或输入卡高或低） 。 LOL的信号显示为1和0的一个脉冲序列
当REFCLK存在，但CMU没有被锁定到REFCLK的频率。的频率
LOL脉冲序列可以在任何地方从500Hz的至50MHz 。
第4页
Vitesse公司
半导体公司
741卡莱普莱诺，卡马里奥，CA 93012 805 / 388-3700 传真： 805 / 987-5896
G52249-0 ，版本3.0
11/9/99
Vitesse公司
半导体公司
初步数据表
VSC8131
2.488 Gb /秒
32 ： 1 SONET / SDH复用器，带有时钟发生器
耗材
该设备被指定为+ 3.3V单电源一个LVPECL设备。正常操作是有
V
CC
= + 3.3V和V
EE
=地面。如果用户希望与消极使用该设备在ECL环境
3.3V电源，则V
CC
将接地和V
EE
将-3.3V 。如果采用V使用
EE
绑-3.3V时， TTL I / O信号
仍然参考V
EE
.
去耦的电源是在保持部件的正常运行的关键因素。这是
建议在V
CC
电源采用一个0.1μF和0.01μF电容并联放置在脱钩
每个V
CC
电源管脚作为靠近封装成为可能。如果房间允许，一个0.001μF电容应
也可放置在平行于上述0.1μF和0.01μF的电容器。推荐电容
低电感陶瓷表面贴装X7R设备。为0.1μF的电容器时，应采用0603包。该
0.01μF和0.001μF电容可以是0603或0403包。
额外的护理需求脱钩的模拟电源引脚时（标记为V将采取
CCANA
） 。为了
保持在PLL中所含的VSC8131的最佳抖动和环路带宽特性，模拟
电源引脚应该从与10μH CLC π型滤波器的主电源进行滤波。如果愿意，一个
铁氧体磁珠可被用来提供隔离。在0.1μF和0.01μF去耦电容仍然需要
和必须连接到设备和CLC的π型滤波器（或铁氧体磁珠）之间的电源引脚。
对于低频去耦， 47μF钽低电感SMT帽洒在电路板的
主要的+ 3.3V电源，放置在靠近CLC π型滤波器。
如果设备正在使用中的电致化学发光的环境具有负3.3V供电，则所有引用decou-
耦V
CC
必须改变到V
EE
和去耦+ 3.3V的所有引用必须更改为-3.3V 。
G52249-0 ，版本3.0
11/9/99
Vitesse公司
半导体公司
741卡莱普莱诺，卡马里奥，CA 93012 805 / 388-3700 传真： 805 / 987-5896
第5页
QQ：2881677436 复制
