Vitesse公司
半导体公司
ATM / SONET / SDH 155/622 Mb / s的收发器
复用/解复用，集成时钟发生器
数据表
VSC8111
PLL时钟倍频器。该VSC8111有两个TTL输入LOSTTL和LOSPOL一个强制的部分成
信号丢失状态，其他控制极性。该LOSTTL和LOSPOL输入XNOR'd成发
吃了一个内部LOS控制信号。参见图2光学要么一个PECL或TTL输出，通常被称为“标清”
（信号检测）或“标志”表示是缺乏或光功率的存在下进行。根据不同的光学器件
制造这种信号是高有效或低极性。如果光学信号检测或FLAG输出
是一个“ TTL”信号应该连接到LOSTTL 。如果它是一个“ PECL ”的信号，应该通过一个连接
“ PECL ”到“ TTL”翻译（如摩托罗拉“ MC100ELT21 ” ），其然后驱动LOSPOL 。该
LOSTTL输入端应接低电平，如果光学“ SD”或FLAG输出为高电平有效。如果是低电平有效的领带
LOSTTL高。注意： LOSPOL和LOSTTL是可互换的。为VSC8111的一部分，后续的
VSC8113 ，在该装置中的信号LOSPOL已改为LOSPECL一个PECL的输入，这就是为什么
LOSTTL被用作极性控制输入。
基金回环
该基金回环功能由FACLOOP信号控制。当FACLOOP信号设置
高，该基金回模式被激活和高速串行接收数据（ RXDATAIN ）提出
在高速传输输出（ TXDATAOUT ） 。参见图3，另外，高速接收时钟输入
（ RXCLKIN ）被选择并在高速传输时钟输出（ TXCLKOUT ）呈现。在设施LOOP-
回模式中的高速接收数据（ RXDATAIN ）也被转换为并行数据，并提出了在低
速度接收数据输出引脚（ RXOUT [7： 0]）。接收时钟（ RXCLKIN ）也分下来，预
sented在低速时钟输出（ RXLSCKOUT ） 。
图3 ：设备回送数据路径
rxdatain
D
Q
1:8
串行
并行
D
Q
RXOUT [7 ：0]的
RxCLKIN
1
÷8
Q
D
Q
D
RXLSCKOUT
TXIN [7 ：0]的
txdataout
0
8:1
平行
串行
TXCLKOUT
1
0
PLL
FACLOOP
设备环回
该设备回送功能由EQULOOP信号控制。当EQULOOP信号
设置为高，设备激活环回模式，并从paral-产生的高速传输数据
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