【Vitesse公司半导体公司数据表VSC8111特点可在任STS - 3 / STM - 1 （ 1】,IC型号VSC8111,VSC8111 PDF资料,VSC8111经销商,ic,电子元器件-51电子网

Vitesse公司

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数据表

VSC8111

特点

可在任STS - 3 / STM - 1 （ 155.52 Mb / s的）或

STS-12 / STM-4 （ 622.08兆/秒）的数据速率

兼容行业ATM UNI设备

片上时钟发生器的155.52兆赫

或622.08 MHz的高速时钟

双8位并行TTL接口

SONET / SDH帧检测和恢复

ATM / SONET / SDH 155/622 Mb / s的收发器

复用/解复用，集成时钟发生器

信号（ LOS ）失去控制

提供设备，设施和斯普利特LOOP-

回模式，以及循环计时模式

符合Bellcore ， ITU和ANSI特定网络阳离子

抖动性能

单3.3V电源电压

低功耗 - 1.4瓦最大

100 PQFP封装

概述

该VSC8111是一个ATM / SONET / SDH兼容收发器集成的片上时钟乘法

单元（PLL），用于高速时钟和8位的串行至并行和并行 - 串行数据转换。高

通过片内PLL生成的时钟速度是可选的155.52或622.08 MHz的操作。解复用器

包括SONET / SDH帧检测和恢复。此外，该装置提供了设施和设备

换货环回模式和两种环路定时模式。的部分被封装在一个100 PQFP具有集成的热

吊具，以获得最佳的散热性能和降低成本。该VSC8111提供了一个集成的解决方案

ATM物理层和SONET / SDH系统中应用。

VSC8111框图

EQULOOP

LOSTTL

LOSPOL

RXDA

TAIN +/-

LOS （内部信号）

成帧器

OOF

1:8

解复用

RXOUT [7 ：0]的

RxCLKIN +/-

Divide-by-8

RXLSCKOUT

TXDATAOUT +/-

Q D

TXCLKOUT +/-

FACLOOP

Divide-by-3/12

CMU

REFCLK

LOS

LOOPTIM1

EQULOOP

RX50MCK

LOOPTIM0

Divide-by-8

8:1

MUX

Q D

TXIN [7 ：0]的

TXLSCKIN

TXLSCKOUT

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复用/解复用，集成时钟发生器

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VSC8111

功能说明

在VSC8111的目的是提供高速光之间的SONET / SDH兼容接口

网络和低速用户网络接口（UNI ），如PM5355的S / UNI- 622的设备（或

PM5312 STTX ）。该VSC8111发射部分在77.76 Mb / s的8位并行数据，或19.44 Mb / s的转换为

在622.08万桶/分别为s或155.52 Mb / s的串行比特流。它还提供了一个设施回环功能

哪些循环所接收的高速数据和时钟直接到发送输出。 A时钟乘法器

（CMU ）被集成到发送电路产生的高速时钟的串行输出数据流

来自19.44 ， 38.88 ， 51.84和77.76 MHz的输入频率的参考。该CMU可以通过使用旁路

因此，在循环定时模式同步整个部件到一个时钟（ RXCLKIN ）接收时钟。

在接收部分提供的串行到并行的转换，转换器155兆位/秒或622 Mb / s到一个8位的

并行输出的19.44万桶/分别为s或77.76 Mb / s的。接收部分提供了一个回送设备

功能，低速传输数据和时钟回通过将循环接收部分的8位杆

等位基因数据总线和时钟输出。所述接收部分还包含一个SONET / SDH帧检测器电路，其

用于提供帧恢复的串行到并行转换。第1页框图所示

与VSC8111相关的主要功能块。

发射部分

字节宽的数据呈现给TXIN [7：0 ]和移入部分上TXLSCKIN的上升沿

（参见图1）。然后，数据被序列化（ MSB超前）和在TXDATAOUT +/-引脚呈现。

TXDATAOUT同步输出TXCLKOUT +的下降沿。串行输出数据流被同步到

CMU板产生的时钟，它是输入参考时钟的相位锁定和频率缩放版本。

外部控制输入B0 - B2和STS12选择CMU和任一的STS -3（ 155 Mb / s的）的乘法比率或

STS-12 （ 622 Mb / s的）传输（见表2）。一个除- 8版的CMU时钟（ TXLSCKOUT ）

应使用同步的UNI设备的发射界面上的发射输入寄存器

VSC8111 。（参见应用笔记，第22页）

图1 ：数据和时钟发送原理框图

VSC8111

PM5355

TXDATAOUT +

TXDATAOUT-

TXCLKOUT +

TXCLKOUT-

Q D

TXIN [7 ：0]的

Q D

TXLSCKIN

REFCLK

CMU

Divide-by-8

TXLSCKOUT

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接收部分

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高速非归零（ NRZ）在为155Mb / s或622Mb / s的串行数据由RXDATAIN接收

输入。 RXDATAIN上移入RXCLKIN +的上升沿。参见图2，串行数据被转换为

字节宽的并行数据，并提出了关于RXOUT [7： 0]引脚。一个除- 8版本的高速时钟

（ RXLSCKOUT ）应该被用于同步串行字节RXOUT [7：0 ]数据的接收部

UNI设备。

所述接收部分还包括帧检测和恢复电路，其检测所述的SONET / SDH

帧，对齐字节边界接收到的串行数据，并启动有关的FP重合于一帧脉冲

字节对齐的数据。当OOF是高举必须出现至少4个字节时钟启动的帧恢复

在A1A2边界之前的周期。在OOF输入控制是电平敏感的信号，并且VSC8111将CON组

tinually进行帧检测和恢复，只要该引脚保持为高，即使1个或多个帧已

检测到。帧检测和恢复时发生一系列的三个A 1字节接着是三个A 2字节具有

被检测到。上RXOUT并行输出数据[ 7：0]将是一个字节开始的第三个A 2字节对齐的。当

检测到一个帧时，一个字节时钟周期长的脉冲上的FP产生一个与同步

上RXOUT字节对准第三A2的字节[7：0 ] 。帧检测器发送的FP脉冲仅当OOF是高或者如果

被检测到的帧，而OOF被拉低。

图2 ：数据和时钟接收框图

VSC8111

RXOUT [7 ：0]的

PM5355

1 ： 8系列

LOSPOL

LOSTTL

RXDATAIN +

RXDATAIN-

RxCLKIN +

RxCLKIN-

CMU

Divide-by-8

到并行

RXLSCKOUT

信号丢失

在LOS条件下， VSC8111部队接收数据低，这是一个迹象表明任何下游

已发生的光学接口故障设备。接收部分的时钟由发射部分的

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PLL时钟倍频器。该VSC8111有两个TTL输入LOSTTL和LOSPOL一个强制的部分成

信号丢失状态，其他控制极性。该LOSTTL和LOSPOL输入XNOR'd成发

吃了一个内部LOS控制信号。参见图2光学要么一个PECL或TTL输出，通常被称为“标清”

（信号检测）或“标志”表示是缺乏或光功率的存在下进行。根据不同的光学器件

制造这种信号是高有效或低极性。如果光学信号检测或FLAG输出

是一个“ TTL”信号应该连接到LOSTTL 。如果它是一个“ PECL ”的信号，应该通过一个连接

“ PECL ”到“ TTL”翻译（如摩托罗拉“ MC100ELT21 ” ），其然后驱动LOSPOL 。该

LOSTTL输入端应接低电平，如果光学“ SD”或FLAG输出为高电平有效。如果是低电平有效的领带

LOSTTL高。注意： LOSPOL和LOSTTL是可互换的。为VSC8111的一部分，后续的

VSC8113 ，在该装置中的信号LOSPOL已改为LOSPECL一个PECL的输入，这就是为什么

LOSTTL被用作极性控制输入。

基金回环

该基金回环功能由FACLOOP信号控制。当FACLOOP信号设置

高，该基金回模式被激活和高速串行接收数据（ RXDATAIN ）提出

在高速传输输出（ TXDATAOUT ）。参见图3，另外，高速接收时钟输入

（ RXCLKIN ）被选择并在高速传输时钟输出（ TXCLKOUT ）呈现。在设施LOOP-

回模式中的高速接收数据（ RXDATAIN ）也被转换为并行数据，并提出了在低

速度接收数据输出引脚（ RXOUT [7： 0]）。接收时钟（ RXCLKIN ）也分下来，预

sented在低速时钟输出（ RXLSCKOUT ）。

图3 ：设备回送数据路径

rxdatain

1:8

串行

并行

RXOUT [7 ：0]的

RxCLKIN

÷8

RXLSCKOUT

TXIN [7 ：0]的

txdataout

8:1

平行

串行

TXCLKOUT

PLL

FACLOOP

设备环回

该设备回送功能由EQULOOP信号控制。当EQULOOP信号

设置为高，设备激活环回模式，并从paral-产生的高速传输数据

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LEL为低速数据的串行变换（ TXIN [7：0 ] ）被选择并转换回在该并行数据

接收器部分，并在低速并行输出中（ RXOUT [7： 0]）。参见图4，内部

产生了155MHz / 622MHz的时钟被用于产生低速接收时钟输出（ RXLSCKOUT ）。在

设备环回模式下，发送的数据（ TXIN [ 7 ： 0 ] ）是序列化和高速输出的介绍

（ TXDATAOUT ）随着高速传输时钟（ TXCLKOUT ），它是由上板产生的

时钟乘法器单元。

图4 ：设备回送数据路径

rxdatain

1:8

串行

并行

RXOUT [7 ：0]的

RxCLKIN

txdataout

8:1

平行

串行

RXLSCKOUT

TXIN [7 ：0]的

TXLSCKIN

TXLSCKOUT

EQULOOP

TXCLKOUT

PLL

拆分环回

设备和设施的环回模式中可以同时被激活。请参阅描述的设备和

工厂循环模式上面。唯一的变化是，因为它们都是积极的， RXDATAIN不会被反序列化

并提交给RXOUT [ 0 ： 7]和TXIN [ 0 ： 7 ]将不被序列化和在场TXDATAOUT 。

图5 ：分割回送数据通路

1:8

串行

并行

rxdatain

RXOUT [7 ：0]的

RxCLKIN

8:1

平行

串行

RXLSCKOUT

TXIN [[ 7：0]

TXLSCLKIN

EQULOOP

txdataout

TXCLKOUT

PLL

FACLOOP

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