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怀特电子设计
WEDPNF8M722V-XBX
ICC城市
PECIFICATIONS
A
ND
C
ONDITIONS
(N
OTES
1,2,3,4)
（ VCC = + 3.3V ± 0.3V ， TA = -55°C
TO
+125°C)
参数/条件
SDRAM工作电流：主动模式;
突发= 2;读或写操作;吨
RC
= t
RC
（分钟） ; CAS等待时间= 3（ 5，6， 7）; FCS =高
SDRAM待机电流：主动模式; CKE =高; CS = HIGH ; FCS =高;
所有银行吨后主动
RCD
满足;没有进行中的访问（ 5 ，7，8 ）
SDRAM工作电流：突发模式;可连拍; FCS =高
读或写;所有银行活动的; CAS等待时间= 3（ 5，6， 7）
SDRAM自刷新电流; FCS =高（ 14 ）
闪光V
CC
工作电流为阅读： FCS = V
IL
， FOE = V
IH
中，f = 5MHz时（ 9 ， 13 ） ; CS =高， CKE =低
闪光V
CC
有源电流的编程或擦除： FCS = V
IL
， FOE = V
IH
（10 ，13） ; CS =高， CKE =低
待机电流： V
CC
=最大， CS =高， CKE =低， FCS = V
IH
(13)
符号
I
CC1
I
CC3
I
CC4
I
CC7
I
FCC1
I
FCC2
I
FCC3
最大
750
250
750
10
45
80
80
单位
mA
mA
mA
mA
mA
mA
mA
注意事项：
1.所有电压参考VSS 。
2.上电后，需要100ms的初始暂停，随后两家汽车
刷新命令，器件正常工作之前保证。 （ VCC必须的
同时上电。 ）这两个自动刷新命令唤醒，
应重复的TREF刷新要求超出任何时间。
3.交流时间和ICC测试有VIL = 0V和VIH = 3V ，具有定时引用
到1.5V交叉点。
4. ICC规范测试后，该设备已正确初始化。
5. ICC依赖于输出负载和循环率。指定的值
具有最小周期时间，输出开获得。
6. ICC电流将减小， CAS延迟减小。这是由于这样的
事实上，最大循环速率是慢的CAS等待时间减少。
7.地址转换平均一过渡每两个时钟。
8.其它输入信号被允许转换没有每两个不止一次
时钟和以其他方式在有效的VIH和VIL电平。
9.列出的ICC流既包括直流工作电流和
（在5 MHz ）的频率依赖分量。的频率成分
一般小于8毫安/ MHz的，与OE的VIH 。
10. ICC活跃，而嵌入式算法（编程或擦除）正在进行中。
11.最大ICC规范与VCC = VCC最大考验。
12.自动休眠模式可以在低功耗模式时解决
保持稳定TACC + 30纳秒。
13. SDRAM无效，掉电模式下，所有银行闲置。
14.自我刷新的唯一的商业和工业温度可用。
SDRAM描述
在64MByte （512MB ） SDRAM是高速CMOS ，镝
动力学随机存取，内存使用5片含
134 ， 217 ， 728位。每个芯片进行内部配置一
四银行的DRAM ，具有同步接口。每个
芯片的33554432位银行的组织结构4096行通过
512列的16位数字。
读取和写入访问到SDRAM是突发式;
存取开始在一个选定的位置，并继续对一个亲
在编程顺序编程的地点数量。
访问开始以积极的COM注册
命令，然后接着是读或写的COM
命令。注册暗合了AC-的地址位
TIVE命令用于选择银行和行是
访问（ BA0 ， BA1选择银行; A0-11选择行） 。
在阅读或地址位重合注册
WRITE命令是用来选择起始列某一地址
阳离子的突发访问。
在SDRAM提供了可编程的读或写突发
的长度1 ，2，4或8的位置，或在整页，用一个
突发终止选项。在自动预充电功能可
被使能，以提供一个自定时行预充电是
在脉冲串序列的末尾开始。
64MB的SDRAM采用内部管线架构
实现高速操作。此架构是相容
IBLE用2个
n
规则预取结构的，但它也
允许列地址要在每个时钟改变
循环以实现高速，充分随机访问。
预充电一家银行，而访问其他三个中的一个
银行将隐藏预充电周期，并提供无缝
少，高速随机存取操作。
该64MB SDRAM的设计在3.3V操作，低
断电记忆系统。提供了一种自动刷新模式中，
随着节电，省电模式。
所有输入和输出都是LVTTL兼容。 SDRAM的报价
在DRAM经营业绩取得重大进展，在 -
cluding的能力来同步地以高的数据脉冲串的数据
率自动列地址生成的能力
为了隐藏内部银行之间的交错
预充电时间和能力，随意改变协作
期间的突发式访问在每个时钟周期UMN地址。
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