ADS8506
SLAS484A - 2007年9月 - 修订2007年10月
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在初始上电时，并行输出包含不确定的数据。
并行输出端（在转换）
转换后
N
完成并且输出寄存器被更新时， BUSY （引脚24）变为高电平。有效
从数据转换
N
可在D7 - D0 （引脚9-13和15-17 ） 。 BUSY外出时高，可用于锁存
数据。请参阅
表5
和
图33
和
图34
时序规格。
t
1
的R / C
t
3
忙
t
6
t
7
模式
获得
兑换
t
1
t
4
t
3
t
5
t
8
获得
t
6
兑换
t
12
t
11
并行
数据总线
前
高字节有效
高阻
前期高点前期低点
字节有效
字节有效
无效
t
10
高字节
有效
低字节
有效
高阻
t
12
高字节
有效
t
2
t
9
字节
t
12
t
12
t
12
t
9
t
12
图33.转换时序随着并行输出（ CS和DATACLK接低电平， EXT / INT拉高）
t
21
的R / C
t
21
CS
t
3
忙
t
21
字节
t
21
数据总线
Hi-Z状态
高字节
Hi-Z状态
t
1
t
21
t
21
t
21
t
21
t
4
t
21
t
21
低字节
Hi-Z状态
t
21
t
9
t
21
t
9
图34. CS来控制转换和读时序具有并行输出
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2007 ，德州仪器
