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ADS8329
ADS8330
SLAS516 - 2006年12月
操作原理（续）
输入
信号
（ 0 V至24 V ）
THS4031
20
W
470 pF的
-IN / COM
50
W
20
W
ADS8329/30
+ VA
+ IN / （ + IN1或+ IN0 ）
5V
图52.单极性输入驱动器配置
ADS8329
1 V DC
THS4031
20
W
470 pF的
输入
信号
（ -2V 2 V）
-IN / COM
600
W
20
W
+ VA
+ IN / （ + IN1或+ IN0 ）
5V
600
W
图53.双极性输入驱动器配置
参考
该ADS8329 / 30可以从0.3 V至5 V的清洁，低噪音运作与外部参考使用范围，
需要在该引脚以及解耦参考电压，以确保转换器的性能良好。低
像REF3240噪声的带隙基准可以被用来驱动该引脚。一个22 μF的陶瓷去耦电容
需要在REF +和所述转换器的REF-引脚之间。这些电容应尽可能靠近
可以将设备的引脚。该REF-应通过连接到自己的到模拟地平面
可能的最短距离。
转换器操作
该ADS8329 / 30具有一个用作一个内部时钟，它控制转换速率的振荡器。该
这个时钟频率为21 MHz的最低水平。振荡器总是上，除非该设备是在深
断电状态或对器件进行编程，使用SCLK作为转换时钟（ CCLK ） 。最低
获取（采样）时间需要3个CCLK （这等效于120纳秒在24.5兆赫）和转换时间
把18转换时钟（ CCLK ） （ ≈780 NS）完成一次转换。
转换也可被编程以通过外部串行时钟， SCLK的运行中，如果需要的话。这
允许系统设计者来实现系统同步。串行时钟SCLK ，首先被减少到1/2的
之前，它的频率作为转换时钟（ CCLK ） 。例如，一个42 MHz的SCLK这提供了一个
21 MHz的时钟转换。如果期望在SCLK时的一个特定的上升沿启动转换
外部SCLK编程作为转换时钟（ CCLK ）的来源（和转换手动启动是
选中） ， CONVST之间和SCLK上升沿的建立时间应得到遵守。这确保了
转换完成后的18个CCLK （或36个SCLK ） 。最小建立时间为20 ns至确保同步
与CONVST和SCLK 。在许多情况下可以转换开始1个SCLK周期（或CCLK）晚些时候
结果在19 CCLK （或37个SCLK ）转换。是不是需要20 ns的建立时间，一旦同步
宽松。
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