ADuC834
注意，图22表示在0至V的传递函数
DD
唯一模式。在0至V
REF
模式（在V
REF
＆ LT ; V
DD
） ，下
非线性将是相似的，但其中的上部
传递函数将会遵循“理想”行权结束时，
显示端点线性误差的迹象。
V
DD
V
DD
–50mV
V
DD
–100mV
4
DAC在载0FFF HEX
输出电压= V
3
1
DAC在载0000 HEX
0
0
5
10
拉/灌电流 - 毫安
15
100mV
50mV
0mV
000六角
FFF六角
图24.源和灌电流能力
随着V
REF
= V
DD
= 3 V
图22.端点非线性由于放大器
饱和
对于较大的负载，电流驱动能力可能并不
足够了。为了增加源和吸收电流
DAC的能力，外部缓冲器应添加，如
在图25中示出。
端点非线性概念性地示出在图22中
变得更糟作为输出负载的函数。大多数ADuC834的
数据表规格假设一个10 kΩ的电阻负载
地面上的DAC输出。作为输出被强制为源或
水槽更多的电流，非线性区域的顶部或底部
（分别） 。图22的变大。对于较大的电流
的要求，这可以显著限制输出电压摆幅。
图23和图24示出了这种行为。应当指出的
在每个这些数字的上部迹线仅适用于一个
0至AV输出范围选择
DD
。在0至V
REF
模式下， DAC
负载不会引起高侧电压下降，只要
基准电压仍低于上跟踪中，对应
应的数字。例如，如果AV
DD
= 3 V和V
REF
= 2.5 V,
高侧电压将不会受负载小于5毫安。
而是介于约700毫安，在图24中，上面的曲线
低于2.5 V（V
REF
），这表明在这些较高的电流，
的输出将不能够达到Ⅴ的
REF
.
5
ADuC834
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图25.缓冲DAC输出
DAC输出缓冲器还具有高阻抗禁用
功能。在芯片的默认上电状态时，DAC是
禁用并且其输出是在高阻抗的状态（或称“三
国家“ ） ，他们无动于衷，直到在软件中启用。
这意味着，如果一个零输出，在上电期间需要或
掉电瞬态条件下，一个下拉电阻必须
加入到各DAC输出。假设该电阻的地方，
DAC的输出将保持在地电位时的
DAC被禁用。
DAC在载0FFF HEX
4
输出电压= V
3
2
1
DAC在载0000 HEX
0
0
5
10
拉/灌电流 - 毫安
15
图23.源和灌电流能力
随着V
REF
= AV
DD
= 5 V
REV 。一
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