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SLWS211B - 2008年7月 - 修订2008年10月

配置同时使用串行接口和并行CONTROLS

为了增加灵活性，支持一个额外的配置模式，其中串行接口的组合

寄存器和并行引脚控制（DFS ，模式）可用于配置该设备。

为了行使这种模式下，串行寄存器必须被重置为默认值， RESET引脚必须保持

低。

SEN， SDATA和SCLK作为串行接口的引脚在这种模式下，可用于访问内部

ADC的寄存器。该寄存器可以通过施加RESET引脚上的脉冲或通过设置高电平的复位

<RESET>位（ D7寄存器为0x00） 。串行接口部分描述了寄存器编程和寄存器

复位的更多细节。

并行接口控制引脚DFS和模式可以使用，其功能是通过确定

如上述适当的电压电平

表3中。

的电压电平可以很容易地得到，通过使用电阻

串如图所示用一个例子中所示

图5中。

因为某些功能可以用两个平行的销和串行寄存器之间的优先级来控制

2是由一个优先级表来确定，如图

表2中。

表2.平行引脚和串行寄存器之间的优先级

功能

内部/外部基准

数据格式选择

LVDS或CMOS接口选择

优先

MODE引脚控制这种选择只有在寄存器中的位

<REF>

= 00 ，否则

<REF>

控制

选择

DFS引脚控制这种选择只有在寄存器中的位

<Data format>

= 00 ，否则

<DATA

FORMAT>

控制选择

DFS引脚控制这种选择只有在寄存器中的位

<LVDS CMOS>

= 00 ，否则

<LVDS

CMOS>

控制选择

描述并行引脚

表3. SDATA - 数字控制引脚

SDATA

0

AVDD

正常运行（默认）

全球断电。 ADC ，内部参考和输出缓冲器断电。

描述

表4. SEN - 模拟控制引脚

(1)

SEN

0

(3/8)AVDD

(5/8)AVDD

AVDD

(1)

描述 - 输出时钟边沿可编程性

LVDS ：

数据和输出时钟跳变对齐

CMOS ：

由（ 6xTs / 26 ）建立时间的增加，保持时间减少（ 6xTs / 26 ）

LVDS ：

由（ 4xTs / 26 ）安装时间减少，以保持时间的增加（ 4xTs / 26 ）

CMOS ：

由（ 9xTs / 26 ）建立时间的增加，保持时间减少（ 9xTs / 26 ）

LVDS ：

由（ 4xTs / 26 ）建立时间的增加，保持时间减少（ 4xTs / 26 ）

CMOS ：

由（ 3xTs / 26 ）建立时间的增加，保持时间减少（ 3xTs / 26 ）

缺省输出时钟位置（输出数据的相对于该时钟位置设置/保持的定时是在指定

时序特性表） 。

TS = 1 /采样频率

表5. DFS - 模拟控制引脚

DFS

0

(3/8)AVDD

(5/8)AVDD

AVDD

二进制补码的数据和DDR LVDS输出

二进制补码的数据和并行CMOS输出

偏移二进制数据和并行CMOS输出

偏移二进制数据和DDR LVDS输出

描述

2008 ，德州仪器

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