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初步
CY28RS480-1
CLKREQ ＃ X
SRCT （自由运行）
SRCC （自由运行）
SRCT （停止的）
SRCT （停止的）
图3. CLK_REQ ＃ [ 0 ： 1 ]断言/无效置波形
CLK_REQ [0：1 ]＃断言
断言CLKREQ ＃的影响[ 1 ： 0 ]引脚都是DIF
即在控制寄存器通过设置到停止的输出
断言的CLKREQ ＃[ 1 ：0]被后他们的下一个停
过渡。当控制寄存器CLKREQ ＃驱动模式位
被编程为“0” ，所有的最终状态停止SRC信号
是SRCT时钟=高和SRCC =低。有向无
切换到输出驱动电流值， SRCT将被驱动
高配的电流值等于6× Iref的，。当控制
寄存器CLKREQ ＃驱动模式位被设置为“1”时，
所有的最终状态停止DIF信号为低电平时，既SRCT时钟
和SRCC时钟输出将不会被驱动。
CLK_REQ [ 0 ： 1 ] ＃无效置
被停止的所有差分输出恢复正常
运行在一个无故障的方式。从最大延迟
去断言主动输出介于2-6 SRC时钟
周期（ 2个时钟示出）与所有的SRC输出再开始
同时。如果CLKREQ ＃驱动模式位
设定为“1”三态）时，停止所有的SRC输出
[ 1：0]的无效必须在10纳秒的CLKREQ ＃驱动为高电平
到的电压大于200毫伏。
文件编号： 38-07714牧师* C
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