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CY28442-2
PD无效置
上电延迟小于1.8毫秒。这是从时间
PD引脚的无效或功率的斜升
供应待到稳定的时钟输出的
时钟芯片。停在一个三态所有差分输出
条件从掉电会导致驱动高少
超过300秒的无效PD到的电压大于
200毫伏。后的时钟芯片的内部PLL被加电并
锁定时，输出全部内的几个时钟周期被启用
彼此。下面是一个例子，显示的关系
钟来了。
CPU_STP ＃断言
该CPU_STP ＃信号是一个低电平有效的输入
同步停止和启动CPU输出时钟
而时钟发生器的其余部分继续功能。
当CPU_STP ＃引脚置位，所有的CPU输出是
设置与SMBus配置是通过断言停止的
CPU_STP排名将在两个个CPU时钟停止
被取样，由内部的两个上升沿后段
CPUC的时钟。停止CPU信号的最终状态
CPUT = HIGH和CPUC =低。没有变化的
在停止状态下输出的驱动电流值。该
CPUT被驱动为高电平的电流的值等于6× （值Iref ） ，
而CPUC信号三态。
tstable
<1.8nS
PD
CPUT ， 133MHz的
CPUC ， 133MHz的
SRCT 100MHz的
100MHz的SRCC
USB ， 48MHz的
DOT96T
DOT96C
PCI ， 33MHz的
REF
Tdrive_PWRDN ＃
<300 S， >200mV
图5.掉电无效置时序波形
CPU_STP ＃
CPUT
CPUC
图6. CPU_STP ＃断言波形
1.0版， 2006年11月21日
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