CY28442-2
引脚德网络nitions
PIN号
1
2
33,32
名字
VDD_REF
VSS_REF
TYPE
PWR
GND
3.3V电源输出
地用于输出。
描述
CLKREQA ＃ / SRCT6 ， I / O， PU
3.3V LVTTL输入，使分配SRC时钟（低电平有效）或100 - MHz的
CLKREQB#,SRCC6
串行参考时钟。
可选择通过CLKREQA ＃默认为启用/禁用SRCT / C4 ， CLKREQB ＃
默认为启用/禁用SRCT / C5 。分配可以通过SMBUS改变
寄存器字节8 。
VDD_PCI
VSS_PCI
PCI
ITP_EN/PCIF0
PWR
GND
3.3V电源的输出。
地用于输出。
7
6
3,4,5
8
O， SE
33 - MHz时钟
I / O， SE
3.3V LVTTL输入，使SRC7或CPU2_ITP / 33 - MHz时钟输出。
（采样到VTT_PWRGD ＃断言） 。
1 = CPU2_ITP ，0 = SRC7
I / O ，
33 - MHz时钟/ 3.3V容错输入96_100M频率选择
PD ， SE （采样到VTT_PWRGD ＃断言） 。
1 = 100 MHz时， 0 = 96 MHz的
我， PU
3.3V LVTTL输入。此引脚用于锁存FS_A电平敏感频闪，
FS_B ， FS_C和ITP_EN ， 96MSS_SRC_SEL投入， SEL_CLKREQ 。
后
VTT_PWRGD ＃ （低电平有效）断言，该引脚变为实时输入
主张掉电（高电平有效） 。
3.3V电源的输出。
3.3V容错输入CPU的频率选择/固定48 MHz的时钟输出。
请参阅DC电气规格表Vil_FS和Vih_FS规范。
地用于输出。
3.3V容错输入CPU的频率选择。
选择编号/ N或三态
在测试模式下时
0 =三态， 1 =编号/ N
请参阅DC电气规格表Vil_FS和Vih_FS规范。
9
PCIF1/96_100_SEL
10
VTT_PWRGD ＃ / PD
11
12
13
14,15
16
VDD_48
FS_A/48_M0
VSS_48
DOT96T ， DOT96C
FS_B / TEST_MODE
PWR
I / O
GND
I
O， DIF
固定的96 - MHz时钟输出。
17,18
96_100_SSC
O， DIF
差96 / 100 - MHz的时钟SS平板显示器
O， DIF
100 - MHz差分串行参考时钟。
PWR
PWR
3.3V电源的输出。
3.3V电源的输出。
19,20,22,23 ， SRCT / C
24,25,30,31
21,28
34
26,27
29
36,35
VDD_SRC
VDD_SRC_ITP
SRC4_SATAT,
SRC4_SATAC
VSS_SRC
O， DIF
差分串行参考时钟。
推荐输出为SATA 。
GND
地用于输出。
CPUT2_ITP / SRCT7 ， O， DIF
可选的差分CPU或SRC时钟输出。
CPUC2_ITP/SRCC7
ITP_EN = 0 @ VTT_PWRGD ＃断言= SRC7
ITP_EN = 1 @ VTT_PWRGD ＃断言= CPU2
VDDA
VSSA
IREF
VDD_CPU
CPUT / C
VSS_CPU
SCLK
SDATA
PWR
GND
I
PWR
GND
I
I / O
3.3V电源的PLL 。
地面PLL 。
精密电阻连接到该引脚，
其连接到内部
目前的参考。
3.3V电源的输出。
地用于输出。
SMBus兼容SCLOCK 。
SMBus兼容SDATA 。
37
38
39
42
44,43,41,40
45
46
47
O， DIF
微分CPU时钟输出。
文件编号： 38-07691牧师* B
第21 2
CY28442-2
引脚德网络nitions
（续）
PIN号
48
49
50
51
52
53
VDDA2
XOUT
XIN
VSSA2
REF1
FS_C_TEST_SEL /
REF0
名字
TYPE
PWR
I
GND
O
I / O
对于PLL2 3.3V电源
14.318 MHz的晶振输入。
地面PLL2 。
固定14.318 MHz的时钟输出。
3.3V容错输入CPU的频率选择/固定14.318时钟输出。
选择测试模式，如果拉至大于1.8V时， VTT_PWRGD ＃是断言
低。
请参阅DC电气规格表
V
IL_FS
,V
IH_FS
特定连接的阳离子。
3.3V LVTTL输入CPU_STP ＃低电平有效。
3.3V LVTTL输入PCI_STP ＃低电平有效。
O， SE
14.318 MHz的晶振输出。
描述
54
55
56
CPU_STP ＃
PCI_STP ＃
我， PU
我， PU
PCI2 / SEL_CLKREQ I / O， PD
3.3V容错输入CLKREQ引脚选择/固定33 MHz的时钟输出。
（采样到VTT_PWRGD ＃断言） 。
1 = 32,33引脚功能如CLK请求引脚0 = 32,33引脚功能如SRC输出。
表1.频率选择表FS_A ， FS_B和FS_C
FS_C
1
0
0
0
FS_B
0
0
1
1
FS_A
1
1
1
0
中央处理器
100兆赫
133兆赫
166兆赫
200兆赫
SRC
100兆赫
100兆赫
100兆赫
100兆赫
PCIF / PCI
33兆赫
33兆赫
33兆赫
33兆赫
REF0
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
DOT96
96兆赫
96兆赫
96兆赫
96兆赫
USB
48兆赫
48兆赫
48兆赫
48兆赫
频率选择引脚（ FS_A ， FS_B和FS_C ）
主时钟频率的选择是通过将所获得的
适当的逻辑电平FS_A ， FS_B ， FS_C输入之前
VTT_PWRGD ＃断言（所看到的时钟合成器） 。
当VTT_PWRGD ＃被采样低的时钟芯片
（表示处理器VTT电压是稳定的） ，时钟芯片
样品的FS_A ， FS_B和FS_C输入值。对于所有的逻辑
FS_A ， FS_B和FS_C水平， VTT_PWRGD ＃采用
在这一次的有效低一次性功能
VTT_PWRGD ＃被采样，所有进一步的VTT_PWRGD ＃ ，
除了在FS_A ， FS_B和FS_C变化将被忽略，
测试模式。
在上电时初始化为它们的默认设置，并且因此
使用此接口是可选的。时钟器件的寄存器变化
在系统初始化时，通常制成，如果有的话是
所需。接口不能被系统中使用
操作的功率管理功能。
数据协议
时钟驱动器的串行协议接收字节写，读字节，
块写入和块从控制器读取操作。为
块写入/读取操作，字节必须访问
按顺序从最低到最高字节（最显著
位在前）有能力停止后的任何完整的字节有
被转移。对于字节写和字节读取操作时，
系统控制器可以访问单独的索引字节。该
被索引的字节的偏移被编码在命令代码，
如上述
表2中。
块写入和块读协议中概述
表3
而
表4
概述了相应的字节写和字节
读协议。从机接收地址为11010010 （ D2H ） 。
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
数据接口，各种设备的功能，如个人
时钟输出缓冲器，可以单独启用或禁用。
与串行数据接口相关的寄存器
表2.命令代码定义
位
7
(6:0)
描述
0 =块读取或块写操作， 1 =字节读取或字节写操作
字节偏移字节读取或字节写操作。块读或块写操作，这些位应该是
'0000000'
文件编号： 38-07691牧师* B
第21 3
CY28442-2
控制寄存器
字节0 ：控制寄存器0
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
1
名字
CPUT2_ITP/SRCT7
CPUC2_ITP/SRCC7
SRC[T/C]6
SRC[T/C]5
SRC[T/C]4
SRC[T/C]3
SRC[T/C]2
SRC[T/C]1
版权所有
描述
CPU [T / C ] 2_ITP / SRC [T / C ] 7输出使能
0 =禁用（三态） ， 1 =启用
SRC [T / C ] 6输出使能
0 =禁用（三态） ， 1 =启用
SRC [T / C ] 5输出使能
0 =禁用（三态） ， 1 =启用
SRC [T / C] 4输出使能
0 =禁用（三态） ， 1 =启用
SRC [T / C] 3输出使能
0 =禁用（三态） ， 1 =启用
SRC [T / C ] 2输出使能
0 =禁用（三态） ， 1 =启用
SRC [T / C] 1输出使能
0 =禁用（三态） ， 1 =启用
版权所有
字节1 ：控制寄存器1
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
0
名字
PCIF0
DOT_96T/C
USB_48
REF0
REF1
CPU[T/C]1
CPU[T/C]0
中央处理器
描述
PCIF0输出使能
0 =禁用， 1 =启用
DOT_96 MHz的输出使能
0 =禁用（三态） ， 1 =启用
USB_48 MHz的输出使能
0 =禁用， 1 =启用
REF0输出使能
0 =禁用， 1 =启用
REF1输出使能
0 =禁用， 1 =启用
CPU [T / C] 1输出使能
0 =禁用（三态） ， 1 =启用
CPU [T / C ] 0输出使能
0 =禁用（三态） ， 1 =启用
PLL1 （ CPU PLL ）扩频启用
0 =传播关，1 =铺在
字节2 ：控制寄存器2
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
1
名字
PCI5
PCI4
PCI3
PCI2
版权所有
版权所有
版权所有
PCIF1
描述
PCI5输出使能
0 =禁用， 1 =启用
PCI4输出使能
0 =禁用， 1 =启用
PCI3输出使能
0 =禁用， 1 =启用
PCI2输出使能
0 =禁用， 1 =启用
保留，设为= 1
保留，设为= 1
保留，设为= 1
PCIF1输出使能
0 =禁用， 1 =启用
文件编号： 38-07691牧师* B
第21 5
CY28442-2
时钟发生器英特尔Alviso芯片组芯片组
特点
符合英特尔CK410M
支持英特尔奔腾M处理器
可选的CPU频率
差分时钟CPU双
100 MHz差分时钟的SRC
96 MHz差分时钟点
48 MHz的USB时钟
SRC时钟独立通过停止的
CLKREQ ＃ [A ： B]
中央处理器
x2 / x3
SRC
x5/6
PCI
x6
REF
x2
DOT96
x2
USB_48
x1
一百分之九十六MHz的涂抹差分时钟。
33 MHz的PCI时钟
低电压频率选择输入
I
2
支持C具有回读功能
最大理想利盟扩频资料
电磁干扰（EMI）的减少
3.3V电源
56引脚TSSOP封装
框图
引脚配置
VDD_REF
REF
IREF
VDD_CPU
CPUT
CPUC
VDD_CPU
CPUT_ITP/SRCT7
CPUC_ITP/SRCC7
VDD_SRC
SRCT [1： 5]
CPUC [1： 5]
VDD_PCI
PCI
VDD_PCI
PCIF
PLL2
96MSS
VDD_48MHz
96_100_SSCT
96_100_SSCC
VDD_48MHz
DOT96T
DOT96C
VDD_48
USB
XIN
XOUT
PCI_STP ＃
CPU_STP ＃
CLKREQ [A ： B] ＃
FS_ [C ： A]
14.318MHz
水晶
PLL参考
PLL1
中央处理器
分频器
分频器
PLL3
固定
VTTPWR_GD ＃ / PD
分频器
VDD_REF
VSS_REF
PCI3
PCI4
PCI5
VSS_PCI
VDD_PCI
ITP_EN/PCIF0
**96_100_SEL/PCIF1
VTTPWRGD ＃ / PD
VDD_48
FS_A/48M_0
VSS_48
DOT96T
DOT96C
FS_B /测试模式
96_100_SSCT
96_100_SSCC
SRCT1
SRCC1
VDD_SRC
SRCT2
SRCC2
SRCT3
SRCC3
SRCT4_SATA
SRCC4_SATA
VDD_SRC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
PCI2/SEL_CLKREQ**
PCI_STP ＃
CPU_STP ＃
FS_C(TEST_SEL)/REF0
REF1
VSSA2
XIN
XOUT
VDDA2
SDATA
SCLK
VSS_CPU
CPUT0
CPUC0
VDD_CPU
CPUT1
CPUC1
IREF
VSSA
VDDA
CPU2T_ITP/SRCT7
CPU2C_ITP/SRCC7
VDD_SRC_ITP
CLKREQA#/SRCT6
CLKREQB#/SRCC6
SRCT5
SRCC5
VSS_SRC
SDATA
SCLK
I2C
逻辑
56引脚TSSOP / SSOP
CY28442-2
1.0版， 2006年11月21日
2200 LAURELWOOD路，圣克拉拉， CA 95054
联系电话： （ 408 ） 855-0555
传真： （ 408 ） 855-0550
分页： 19 1
www.SpectraLinear.com
CY28442-2
引脚德网络nitions
PIN号
1
2
33,32
名字
VDD_REF
VSS_REF
TYPE
PWR
GND
3.3V电源输出
地用于输出。
描述
CLKREQA ＃ / SRCT6 ， I / O， PU
3.3V LVTTL输入，使分配SRC时钟（低电平有效）或100 - MHz的
CLKREQB#,SRCC6
串行参考时钟。
可选择通过CLKREQA ＃默认为启用/禁用SRCT / C4 ， CLKREQB ＃
默认为启用/禁用SRCT / C5 。分配可以通过SMBUS改变
寄存器字节8 。
VDD_PCI
VSS_PCI
PCI
ITP_EN/PCIF0
PWR
GND
3.3V电源的输出。
地用于输出。
7
6
3,4,5
8
O， SE
33 MHz时钟
I / O， SE
3.3V LVTTL输入，使SRC7或CPU2_ITP / 33 - MHz时钟输出。
（采样到VTT_PWRGD ＃断言） 。
1 = CPU2_ITP ，0 = SRC7
I / O ，
33 MHz时钟/ 3.3V容错输入96_100M频率选择
PD ， SE （采样到VTT_PWRGD ＃断言） 。
1 = 100 MHz时， 0 = 96 MHz的
我， PU
3.3V LVTTL输入。此引脚用于锁存FS_A电平敏感频闪，
FS_B ， FS_C和ITP_EN ， 96MSS_SRC_SEL投入， SEL_CLKREQ 。
后
VTT_PWRGD ＃ （低电平有效）断言，该引脚变为实时输入
主张掉电（高电平有效） 。
3.3V电源的输出。
3.3V容错输入CPU的频率选择/固定48 MHz的时钟输出。
请参阅DC电气规格表Vil_FS和Vih_FS规范。
地用于输出。
3.3V容错输入CPU的频率选择。
选择编号/ N或三态
在测试模式下时
0 =三态， 1 =编号/ N
请参阅DC电气规格表Vil_FS和Vih_FS规范。
9
PCIF1/96_100_SEL
10
VTT_PWRGD ＃ / PD
11
12
13
14,15
16
VDD_48
FS_A/48_M0
VSS_48
DOT96T ， DOT96C
FS_B / TEST_MODE
PWR
I / O
GND
I
O， DIF
固定的96 MHz的时钟输出。
17,18
96_100_SSC
O， DIF
差一百分之九十六MHz的时钟SS平板显示器
O， DIF
100 MHz差分串行参考时钟。
PWR
PWR
3.3V电源的输出。
3.3V电源的输出。
19,20,22,23 ， SRCT / C
24,25,30,31
21,28
34
26,27
29
36,35
VDD_SRC
VDD_SRC_ITP
SRC4_SATAT,
SRC4_SATAC
VSS_SRC
O， DIF
差分串行参考时钟。
推荐输出为SATA 。
GND
地用于输出。
CPUT2_ITP / SRCT7 ， O， DIF
可选的差分CPU或SRC时钟输出。
CPUC2_ITP/SRCC7
ITP_EN = 0 @ VTT_PWRGD ＃断言= SRC7
ITP_EN = 1 @ VTT_PWRGD ＃断言= CPU2
VDDA
VSSA
IREF
VDD_CPU
CPUT / C
VSS_CPU
SCLK
SDATA
PWR
GND
I
PWR
GND
I
I / O
3.3V电源的PLL 。
地面PLL 。
精密电阻连接到该引脚，
其连接到内部
目前的参考。
3.3V电源的输出。
地用于输出。
SMBus兼容SCLOCK 。
SMBus兼容SDATA 。
37
38
39
42
44,43,41,40
45
46
47
O， DIF
微分CPU时钟输出。
1.0版， 2006年11月21日
第19 2
CY28442-2
引脚德网络nitions
（续）
PIN号
48
49
50
51
52
53
VDDA2
XOUT
XIN
VSSA2
REF1
FS_C_TEST_SEL /
REF0
名字
TYPE
PWR
I
GND
O
I / O
对于PLL2 3.3V电源
14.318 MHz的晶振输入。
地面PLL2 。
固定14.318 MHz的时钟输出。
3.3V容错输入CPU的频率选择/固定14.318时钟输出。
选择测试模式，如果拉至大于1.8V时， VTT_PWRGD ＃是断言
低。
请参阅DC电气规格表
V
IL_FS
,V
IH_FS
特定连接的阳离子。
3.3V LVTTL输入CPU_STP ＃低电平有效。
3.3V LVTTL输入PCI_STP ＃低电平有效。
O， SE
14.318 MHz的晶振输出。
描述
54
55
56
CPU_STP ＃
PCI_STP ＃
我， PU
我， PU
PCI2 / SEL_CLKREQ I / O， PD
3.3V容错输入CLKREQ引脚选择/固定33 MHz的时钟输出。
（采样到VTT_PWRGD ＃断言） 。
1 = 32,33引脚功能如CLK请求引脚0 = 32,33引脚功能如SRC输出。
表1.频率选择表FS_A ， FS_B和FS_C
FS_C
1
0
0
0
FS_B
0
0
1
1
FS_A
1
1
1
0
中央处理器
100兆赫
133兆赫
166兆赫
200兆赫
SRC
100兆赫
100兆赫
100兆赫
100兆赫
PCIF / PCI
33兆赫
33兆赫
33兆赫
33兆赫
REF0
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
DOT96
96兆赫
96兆赫
96兆赫
96兆赫
USB
48兆赫
48兆赫
48兆赫
48兆赫
频率选择引脚（ FS_A ， FS_B和FS_C ）
主时钟频率的选择是通过将所获得的
适当的逻辑电平FS_A ， FS_B ， FS_C输入之前
VTT_PWRGD ＃断言（所看到的时钟合成器） 。
当VTT_PWRGD ＃被采样低的时钟芯片
（表示处理器VTT电压是稳定的） ，时钟芯片
样品的FS_A ， FS_B和FS_C输入值。对于所有的逻辑
FS_A ， FS_B和FS_C水平， VTT_PWRGD ＃采用
在这一次的有效低一次性功能
VTT_PWRGD ＃被采样，所有进一步的VTT_PWRGD ＃ ，
除了在FS_A ， FS_B和FS_C变化将被忽略，
测试模式。
在上电时初始化为它们的默认设置，并且因此
使用此接口是可选的。时钟器件的寄存器变化
在系统初始化时，通常制成，如果有的话是
所需。接口不能被系统中使用
操作的功率管理功能。
数据协议
时钟驱动器的串行协议接收字节写，读字节，
块写入和块从控制器读取操作。为
块写入/读取操作，字节必须访问
按顺序从最低到最高字节（最显著
位在前）有能力停止后的任何完整的字节有
被转移。对于字节写和字节读取操作时，
系统控制器可以访问单独的索引字节。该
被索引的字节的偏移被编码在命令代码，
如上述
表2中。
块写入和块读协议中概述
表3
而
表4
概述了相应的字节写和字节
读协议。从机接收地址为11010010 （ D2H ） 。
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
数据接口，各种设备的功能，如个人
时钟输出缓冲器，可以单独启用或禁用。
与串行数据接口相关的寄存器
表2.命令代码定义
位
7
(6:0)
描述
0 =块读取或块写操作， 1 =字节读取或字节写操作
字节偏移字节读取或字节写操作。块读或块写操作，这些位应该是
'0000000'
1.0版， 2006年11月21日
第19 3
CY28442-2
控制寄存器
字节0 ：控制寄存器0
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
1
名字
CPUT2_ITP/SRCT7
CPUC2_ITP/SRCC7
SRC[T/C]6
SRC[T/C]5
SRC[T/C]4
SRC[T/C]3
SRC[T/C]2
SRC[T/C]1
版权所有
描述
CPU [T / C ] 2_ITP / SRC [T / C ] 7输出使能
0 =禁用（三态） ， 1 =启用
SRC [T / C ] 6输出使能
0 =禁用（三态） ， 1 =启用
SRC [T / C ] 5输出使能
0 =禁用（三态） ， 1 =启用
SRC [T / C] 4输出使能
0 =禁用（三态） ， 1 =启用
SRC [T / C] 3输出使能
0 =禁用（三态） ， 1 =启用
SRC [T / C ] 2输出使能
0 =禁用（三态） ， 1 =启用
SRC [T / C] 1输出使能
0 =禁用（三态） ， 1 =启用
版权所有
字节1 ：控制寄存器1
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
0
名字
PCIF0
DOT_96T/C
USB_48
REF0
REF1
CPU[T/C]1
CPU[T/C]0
中央处理器
描述
PCIF0输出使能
0 =禁用， 1 =启用
DOT_96 MHz的输出使能
0 =禁用（三态） ， 1 =启用
USB_48 MHz的输出使能
0 =禁用， 1 =启用
REF0输出使能
0 =禁用， 1 =启用
REF1输出使能
0 =禁用， 1 =启用
CPU [T / C] 1输出使能
0 =禁用（三态） ， 1 =启用
CPU [T / C ] 0输出使能
0 =禁用（三态） ， 1 =启用
PLL1 （ CPU PLL ）扩频启用
0 =传播关，1 =铺在
字节2 ：控制寄存器2
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
1
名字
PCI5
PCI4
PCI3
PCI2
版权所有
版权所有
版权所有
PCIF1
描述
PCI5输出使能
0 =禁用， 1 =启用
PCI4输出使能
0 =禁用， 1 =启用
PCI3输出使能
0 =禁用， 1 =启用
PCI2输出使能
0 =禁用， 1 =启用
保留，设为= 1
保留，设为= 1
保留，设为= 1
PCIF1输出使能
0 =禁用， 1 =启用
1.0版， 2006年11月21日
第19 5
初步
引脚德网络nitions
PIN号
1
2
33,32
名字
VDD_REF
VSS_REF
CLKREQA#/SRCT6,
CLKREQB#,SRCC6
TYPE
PWR
GND
3.3V电源输出
地用于输出。
描述
CY28442-2
I / O， PU
3.3V的LVTTL输入用于使指定的SRC时钟（低电平有效）或100MHz的
串行参考时钟。
通过可选
CLKREQA ＃默认为启用/禁用SRCT / C4 ， CLKREQB ＃默认
启用/禁用SRCT / C5 。分配可以通过SMBus寄存器的字节被改变
8.
PWR
GND
3.3V电源的输出。
地用于输出。
7
6
3,4,5
8
VDD_PCI
VSS_PCI
PCI
ITP_EN/PCIF0
O， SE
33 - MHz时钟
I / O， SE
3.3V LVTTL输入，使SRC7或CPU2_ITP / 33MHz的时钟输出。
（采样到VTT_PWRGD ＃断言） 。
1 = CPU2_ITP ，0 = SRC7
I / O ，
33 - MHz时钟/ 3.3V容错输入96_100M频率选择
PD ， SE （采样到VTT_PWRGD ＃断言） 。
1 = 100MHz时，0 = 96MHz的
我， PU
3.3V LVTTL输入。此引脚用于锁存FS_A电平敏感频闪，
FS_B ， FS_C和ITP_EN ， 96MSS_SRC_SEL投入， SEL_CLKREQ 。
后
VTT_PWRGD ＃ （低电平有效）断言，该引脚变为实时输入
主张断电（高电平有效） 。
3.3V电源的输出。
3.3V容错输入CPU的频率选择/固定48 MHz的时钟输出。
请参阅DC电气规格表Vil_FS和Vih_FS规范。
地用于输出。
3.3V容错输入CPU的频率选择。
选择编号/ N或三态
在测试模式下时
0 =三态， 1 =编号/ N
请参阅DC电气规格表Vil_FS和Vih_FS规范。
9
PCIF1/96_100_SEL
10
VTT_PWRGD ＃ / PD
11
12
13
14,15
16
VDD_48
FS_A/48_M0
VSS_48
DOT96T ， DOT96C
FS_B / TEST_MODE
PWR
I / O
GND
I
O， DIF
固定的96 - MHz时钟输出。
17,18
96_100_SSC
O， DIF
差96 / 100MHz的时钟SS平板显示器
O， DIF
100MHz的差分串行参考时钟。
PWR
PWR
3.3V电源的输出。
3.3V电源的输出。
19,20,22,23 ， SRCT / C
24,25,30,31
21,28
34
26,27
29
36,35
VDD_SRC
VDD_SRC_ITP
SRC4_SATAT,
SRC4_SATAC
VSS_SRC
CPUT2_ITP/SRCT7,
CPUC2_ITP/SRCC7
VDDA
VSSA
IREF
VDD_CPU
CPUT / C
VSS_CPU
SCLK
SDATA
O， DIF
差分串行参考时钟。
推荐输出为SATA 。
GND
地用于输出。
O， DIF
可选的差分CPU或SRC时钟输出。
ITP_EN = 0 @ VTT_PWRGD ＃断言= SRC7
ITP_EN = 1 @ VTT_PWRGD ＃断言= CPU2
PWR
GND
I
PWR
GND
I
I / O
3.3V电源的PLL 。
地面PLL 。
精密电阻连接到该引脚，
其连接到内部
目前的参考。
3.3V电源的输出。
地用于输出。
SMBus兼容SCLOCK 。
SMBus兼容SDATA 。
第22页2
37
38
39
42
44,43,41,40
45
46
47
O， DIF
微分CPU时钟输出。
文件编号： 38-07691牧师**
初步
引脚德网络nitions
（续）
PIN号
48
49
50
51
52
53
VDDA2
XOUT
XIN
VSSA2
REF1
FS_C_TEST_SEL /
REF0
名字
TYPE
PWR
I
GND
O
I / O
对于PLL2 3.3V电源
14.318 MHz的晶振输入。
地面PLL2 。
固定14.318 MHz的时钟输出。
O， SE
14.318 MHz的晶振输出。
描述
CY28442-2
3.3V容错输入CPU的频率选择/固定14.318时钟输出。
选择测试模式，如果拉至大于1.8V时， VTT_PWRGD ＃是断言
低。
请参阅DC电气规格表
V
IL_FS
,V
IH_FS
特定连接的阳离子。
3.3V LVTTL输入CPU_STP ＃低电平有效。
3.3V LVTTL输入PCI_STP ＃低电平有效。
54
55
56
CPU_STP ＃
PCI_STP ＃
PCI2/SEL_CLKREQ
我， PU
我， PU
I / O， PD
3.3V容错输入CLKREQ引脚选择/固定33 MHz的时钟输出。
（采样到VTT_PWRGD ＃断言） 。
1 = 32,33引脚功能如CLK请求引脚0 = 32,33引脚功能如SRC输出。
样品的FS_A ， FS_B和FS_C输入值。对于所有的逻辑
FS_A ， FS_B和FS_C水平， VTT_PWRGD ＃采用
在这一次的有效低一次性功能
VTT_PWRGD ＃被采样，所有进一步的VTT_PWRGD ＃ ，
除了在FS_A ， FS_B和FS_C变化将被忽略，
测试模式。
频率选择引脚（ FS_A ， FS_B和FS_C ）
主时钟频率的选择是通过将所获得的
适当的逻辑电平FS_A ， FS_B ， FS_C输入之前
VTT_PWRGD ＃断言（所看到的时钟合成器） 。
当VTT_PWRGD ＃被采样低的时钟芯片
（表示处理器VTT电压是稳定的） ，时钟芯片
表1.频率选择表FS_A ， FS_B和FS_C
FS_C
1
0
0
0
FS_B
0
0
1
1
FS_A
1
1
1
0
中央处理器
100兆赫
133兆赫
166兆赫
200兆赫
SRC
100兆赫
100兆赫
100兆赫
100兆赫
PCIF / PCI
33兆赫
33兆赫
33兆赫
33兆赫
REF0
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
DOT96
96兆赫
96兆赫
96兆赫
96兆赫
USB
48兆赫
48兆赫
48兆赫
48兆赫
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
数据接口，各种设备的功能，如个人
时钟输出缓冲器，可以单独启用或禁用。
与串行数据接口相关的寄存器
初始化为它们的默认设置上电时，并且因此
使用此接口是可选的。时钟器件的寄存器变化
在系统初始化时，通常制成，如果有的话是
所需。接口不能被系统中使用
操作的功率管理功能。
数据协议
时钟驱动器的串行协议接收字节写，读字节，
块写入和块从控制器读取操作。为
块写入/读取操作，字节必须访问
按顺序从最低到最高字节（最显著
位在前）有能力停止后的任何完整的字节有
被转移。对于字节写和字节读取操作时，
系统控制器可以访问单独的索引字节。该
被索引的字节的偏移被编码在命令代码，
如上述
表2中。
块写入和块读协议中概述
表3
而
表4
概述了相应的字节写和字节
读协议。从机接收地址为11010010 （ D2H ） 。
表2.命令代码定义
位
7
(6:0)
描述
0 =块读取或块写操作， 1 =字节读取或字节写操作
字节偏移字节读取或字节写操作。块读或块写操作，这些位应该是
'0000000'
文件编号： 38-07691牧师**
第22页3
初步
控制寄存器
字节0 ：控制寄存器0
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
1
名字
CPUT2_ITP/SRCT7
CPUC2_ITP/SRCC7
SRC[T/C]6
SRC[T/C]5
SRC[T/C]4
SRC[T/C]3
SRC[T/C]2
SRC[T/C]1
版权所有
描述
CPU [T / C ] 2_ITP / SRC [T / C ] 7输出使能
0 =禁用（三态） ， 1 =启用
SRC [T / C ] 6输出使能
0 =禁用（三态） ， 1 =启用
SRC [T / C ] 5输出使能
0 =禁用（三态） ， 1 =启用
SRC [T / C] 4输出使能
0 =禁用（三态） ， 1 =启用
SRC [T / C] 3输出使能
0 =禁用（三态） ， 1 =启用
SRC [T / C ] 2输出使能
0 =禁用（三态） ， 1 =启用
SRC [T / C] 1输出使能
0 =禁用（三态） ， 1 =启用
版权所有
CY28442-2
字节1 ：控制寄存器1
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
0
名字
PCIF0
DOT_96T/C
USB_48
REF0
REF1
CPU[T/C]1
CPU[T/C]0
中央处理器
描述
PCIF0输出使能
0 =禁用， 1 =启用
DOT_96 MHz的输出使能
0 =禁用（三态） ， 1 =启用
USB_48 MHz的输出使能
0 =禁用， 1 =启用
REF0输出使能
0 =禁用， 1 =启用
REF1输出使能
0 =禁用， 1 =启用
CPU [T / C] 1输出使能
0 =禁用（三态） ， 1 =启用
CPU [T / C ] 0输出使能
0 =禁用（三态） ， 1 =启用
PLL1 （ CPU PLL ）扩频启用
0 =传播关，1 =铺在
字节2 ：控制寄存器2
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
1
名字
PCI5
PCI4
PCI3
PCI2
版权所有
版权所有
版权所有
PCIF1
描述
PCI5输出使能
0 =禁用， 1 =启用
PCI4输出使能
0 =禁用， 1 =启用
PCI3输出使能
0 =禁用， 1 =启用
PCI2输出使能
0 =禁用， 1 =启用
保留，设为= 1
保留，设为= 1
保留，设为= 1
PCIF1输出使能
0 =禁用， 1 =启用
文件编号： 38-07691牧师**
第22页5
QQ：2881677436 复制
