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ADAU1702
输入控制寄存器允许时钟极性控制和
数据输入模式。有效的数据格式是我
2
S，左对齐，
右对齐（ 24- / 20- / 18- / 16位） ，以及8通道TDM 。在所有
除右对齐模式模式，串口接受
任意的比特数最多为24的额外比特的限制不
导致错误，但它们在内部截断。正确操作
在右对齐模式的要求有64个BCLKs
每个音频帧。 TDM数据被输入上SDATA_IN0 。该
LRCLK在TDM模式可以被输入到ADAU1702或者作为
50/50占空比时钟或作为比特宽的脉冲。
在TDM模式下， ADAU1702可以是主48 kHz和
96千赫的数据，但不为192千赫的数据。表64列出了模式
其中串行输出端口可以起作用。
表64.串行输出端口主/从模式功能
双通道模式
(I
2
S，左对齐，
右对齐）
Master和Slave
Master和Slave
Master和Slave
输入端口的功能只是作为奴隶，而输出端口
时钟可以设置为充当主人或奴隶。该
INPUT_LRCLK （ MP4 ）和INPUT_BCLK （ MP5 ）引脚
用于时钟SDATA_INx （ MP0到MP3 ）信号，并且
OUTPUT_LRCLK （ MP10 ）和OUTPUT_BCLK （ MP11 ）引脚
用于时钟SDATA_OUTx （ MP6到MP9 ）信号。
如果外部ADC连接成一个奴隶的ADAU1702 ，
同时使用的输入和输出端口的时钟。该OUTPUT_LRCLK
（ MP10 ）和OUTPUT_BCLK （ MP11 ）引脚必须设置成
主模式和外部连接到INPUT_LRCLK
（ MP4）和INPUT_BCLK （ MP5 ）引脚，以及与外部
ADC时钟输入引脚。该数据是从外部输出
ADC进入的SigmaDSP上的四个SDATA_INx销1
（ MP0至MP3 ） 。
连接到一个外部DAC都与专门处理
输出端口引脚。该OUTPUT_LRCLK和OUTPUT_BCLK
引脚可以设定为充当主人或奴隶，而
SDATA_OUTx引脚用于从所述的SigmaDSP输出数据
到外部的DAC 。
表66描述了标准的音频适当配置
数据格式。
表65.多用途引脚串行数据端口功能
多功能引脚
MP0
MP1
MP2
MP3
MP4
MP5
MP6
MP7
MP8
MP9
MP10
MP11
功能
SDATA_IN0/TDM_IN
SDATA_IN1
SDATA_IN2
SDATA_IN3
INPUT_LRCLK （奴隶只）
INPUT_BCLK （奴隶只）
SDATA_OUT0/TDM_OUT
SDATA_OUT1
SDATA_OUT2
SDATA_OUT3
OUTPUT_LRCLK （主站或从站）
OUTPUT_BCLK （主站或从站）
f
S
48千赫
96千赫
192千赫
8通道TDM
Master和Slave
Master和Slave
只有奴隶
输出控制寄存器允许用户控制时钟
极性，时钟频率，时钟类型，以及数据格式。在所有
模式除右对齐模式（ MSB延迟8 ，
12 ，或16比特） ，串行端口接受任意数目的
位最多24多余的位不会导致错误，但
内部截断。右对齐正常运行
模式需要的最低位，以符合LRCLK的边缘。
所有的串口控制寄存器的默认设置
对应于2通道我
2
S模式。所有寄存器的设置适用于
主机和从机模式，除非另有说明。
每个多功能引脚的串行数据端口模式的功能
示于表65.针MP0至引脚的MP5支持数字数据
输入ADAU1702和引脚MP6到引脚MP11处理数字
从DSP输出的数据。串行数据的结构
输入端口设置在所述串行输入控制寄存器（表51） ，并
相应的输出端口的配置被控制
与串行输出控制寄存器（表49）。的时钟
表66.数据格式的配置
格式
I
2
S（图31）
左对齐（图32）
右对齐（图33 ）
与TDM时钟（图34 ）
TDM与脉冲（图35 ）
LRCLK极性
帧开始在下降沿
帧开始的上升沿
帧开始的上升沿
帧开始在下降沿
帧开始的上升沿
LRCLK
TYPE
时钟
时钟
时钟
时钟
脉冲
BCLK极性
数据的变化在下降沿
数据的变化在下降沿
数据的变化在下降沿
数据的变化在下降沿
数据的变化在下降沿
MSB位
从LRCLK边沿延迟
1 BCLK
对准LRCLK边缘
从LRCLK边沿延迟
8 ，12，或16 BCLKs
从字时钟的延迟启动
1 BCLK
从字时钟的延迟启动
1 BCLK
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