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ADAU1702
2079 （ 0x081F ） - 串行输入控制寄存器
表50 。
D7
0
D6
0
D5
0
D4
ILP
D3
IBP
D2
M2
D1
M1
D0
M0
默认
0x00
表51 。
位名称
ILP
INPUT_LRCLK极性
描述
当此位被设置为0，在SDATA_INx销左声道数据被计时时INPUT_LRCLK低且
右声道数据被计时时INPUT_LRCLK高。当此位被设置为1，这些计时
信道是相反的。在当此位被设置为0的TDM模式中，数据被时钟，开始与下一个适当的
BCLK边后的INPUT_LRCLK引脚的下降沿（在该寄存器的第3集） 。当此位被设置为1，并
该装置在TDM模式运行时，输入数据是在BCLK沿有效后的单词的上升沿
时钟（ INPUT_LRCLK ） 。 INPUT_LRCLK也可以用一个脉冲输入操作，而不是一个时钟。在此情况下，第一
脉冲的边沿所使用的ADAU1702开始数据帧。当此极性位设定为0 ，一个低脉冲
应该使用;当该位设置为1 ，一个高脉冲应该被使用。
该位控制位时钟输入数据的变化，并在其上缘它的时钟的哪个边沿上。数据
上INPUT_BCLK的下降沿时该位被设置为0，并在当此位被设置为1的上升沿变化。
这两个位控制，该输入端口期望接收的数据格式。位3和位这种控制的4
注册改写位2的设置： 0 ;因此，所有的四位必须一起改变正常运行
在某些模式。时钟示了这些模式的示于图31 ，图32 ，图33说明了
为左对齐，右对齐模式LRCLK极性高后低，这是相反的
ILP的默认设置。
当这些位被设置为接受TDM的输入，通过ILP定义的边缘后， ADAU1702数据开始。该
ADAU1702 TDM数据流应该是输入引脚上SDATA_IN0 。图34示出了具有高到一个TDM流
低触发LRCLK和数据改变在BCLK的下降沿。该ADAU1702预期的MSB
每个数据时隙中被一个BCLK从时隙的开始延迟，因为它会在立体声我
2
S格式。在TDM
模式下，通道0 3个在所述第一帧的一半，和通道4至通道7处于第二
半数。图35示出了TDM流的同一个脉冲字时钟，它用于连接到运行的一个例子
ADI公司的编解码器的辅助模式。的工作在这种模式下，输入或输出的串行端口，设置
ADAU1702开始帧上LRCLK的上升沿，以改变在BCLK的下降沿数据，并以
由一个BCLK延迟从字时钟的开始的MSB的位置。
M [2:0]
环境
000
I
2
S
001
左JUSTI网络版
010
TDM
011
右对齐， 24位
100
右对齐， 20位
101
右对齐， 18位
110
右对齐， 16位
111
版权所有
IBP
INPUT_BCLK极性
M [2:0]
串行输入模式
第0版|第40页52
