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AD7843
每个周期的十六个时钟
的控制位为下一个转换可以与重叠
当前的转换，以便在转换每16 DCLK
周期，如图11所示。该时序图还允许
通信与其他串行外设的可能性
每个（ 8 DCLK ）字节的处理器之间的传输之间
与该转换器。然而，转换必须是完整的
足够短的时间内，以避免电容性下垂
其效果可能会扭曲转换结果。还应
应当注意， AD7843被完全关，而其他
串行通信可传输的字节之间发生。
每个周期十五个钟
这将有效地提高了AD7843的通过速率
除此之外，所用的量使用16所测试的规格
每个周期DCLKs和DCLK = 2兆赫。
8位转换
图12显示了最快的方式时钟的AD7843 。这
计划不会与大多数微控制器或DSP作为工作
一般它们不能够产生每15个时钟周期的
串行传输。然而，一些DSP的允许数
每个周期的时钟来进行编程，该方法可以还
可以利用FPGA （现场可编程门阵列），或使用
的ASIC（特定用途集成电路） 。如在16位
时钟每循环的情况下，控制位为下一次转换
重叠的电流转换，以允许一个反面
每版15 DCLK周期，使用12 DCLKs执行
的转化率和3 DCLKs获得模拟输入。
的AD7843可以设置在一个8位的操作，而不是
12位模式，通过设置MODE位为1的控制寄存器
之三。这种模式，能够实现更快的通过速率，
假设8位分辨率就足够了。当使用8位
模式转换完成早于4个时钟周期
在12位模式。这可能与串行接口使用的
提供12个时钟传送或两次转换可能的COM
pleted三个八时钟传输。将吞吐率
由25％增加，因为更短的转换周期的结果，但
变换本身可以发生在一个更快的时钟速率，因为
在AD7843内部建立时间是不是因为为关键
沉降到8位是所有需要。时钟速率可以是如
多达50 ％的速度。更快的时钟速率和更少的时钟周期
结合，以提供双重的转化率。
PEN中断请求
中断等效输出电路的笔概述
图13.通过连接一个上拉电阻（ 10 kΩ到100 kΩ的）
V之间
CC
这CMOS逻辑漏极开路输出，在
PENIRQ
输出通常会维持在高位。如果
PENIRQ
有
CS
DCLK
DIN
1
S
控制位
8
1
8
S
1
8
1
控制位
忙
11
10
9
8
7
6
5
4
3
2
1
0
11
10
9
DOUT
图11.转换时序，每个周期16 DCLKS ， 8位总线接口。无DCLK延迟要求与专用串行端口
CS
DCLK
DIN
S
1
A2
A1
A0
MODE SER /
PD1 PD0
DFR
15
S
1
A2
A1
SER /
A0
模式
DFR
PD1 PD0
15
S
1
A2
忙
DOUT
11
10
9
8
7
6
5
4
3
2
1
0
11
10
9
8
7
6
5
4
图12.转换时序，每个周期15 DCLKS ，最大吞吐率
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