CY7C1481V33
CY7C1483V33
CY7C1487V33
72兆位（ 2M ×36 / 4M ×18 / 1M X 72 ）
流通SRAM
特点
支持133 MHz的总线操作
2M ×36 / 4M ×18 / 1M X 72共同IO
3.3V内核电源（V
DD
)
2.5V或3.3V的I / O电压（V
DDQ
)
快时钟到输出时间
- 6.5 ns的（的133 MHz版本）
提供高性能2-1-1-1接入速率
用户可选的突发计数器支持Intel
奔腾
交错式或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
CY7C1481V33 ， CY7C1483V33可用
JEDEC标准的无铅100引脚TQFP无铅和
非无铅165球FBGA封装。 CY7C1487V33
在提供无铅和无无铅209球FBGA
包
IEEE 1149.1 JTAG兼容的边界扫描
“ ZZ ”睡眠模式选项
功能说明
[1]
该CY7C1481V33 / CY7C1483V33 / CY7C1487V33是3.3V ，
2M ×36 / 4M ×18 / 1M X 72同步流通式SRAM
与高速微处理器与接口
最小的胶合逻辑。从时钟的上升最高的访问延迟
6.5纳秒（ 133 MHz的版本） 。一个双位片上计数器捕获
在一个脉冲串的第一个地址，并递增地址
自动的突发访问的其余部分。所有同步
输入端通过由一个控制寄存器控
正边沿触发的时钟输入（CLK） 。同步
输入包括所有地址，所有的数据输入，地址流水线
片选（ CE
1
） ，深度扩展芯片启用（ CE
2
和
CE
3
） ，突发控制输入（ ADSC ， ADSP和ADV ） ，写
启用（ BW
x
和BWE ）和全局写（ GW ） 。
异步输入包括输出使能（ OE ）和
ZZ引脚。
该CY7C1481V33 / CY7C1483V33 / CY7C1487V33允许
无论交错或线性猝发序列，由所选择的
MODE输入引脚。一个高选择一个交错的爆
序列，而一个低电平选择线性脉冲串序列。爆
存取可以与处理器进行地址选通启动
（ ADSP ）或高速缓存控制器地址选通（ ADSC ）
输入。地址前进是由地址控制
前进（ ADV ）的输入。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或
地址选通脉冲控制器（ ADSC ）是活动的。随后
猝发地址可以内部产生由作为控制
前进针（ ADV ） 。
该CY7C1481V33 / CY7C1483V33 / CY7C1487V33工作
从+ 3.3V核心供电，而所有输出可以操作
与无论是2.5或+ 3.3V供电。所有的输入和输出
JEDEC标准JESD8-5兼容。
选购指南
133兆赫
最大访问时间
最大工作电流
最大的CMOS待机电流
6.5
335
150
100兆赫
8.5
305
150
单位
ns
mA
mA
记
1.为了达到最佳做法的建议，请参阅赛普拉斯应用笔记
AN1064 ， SRAM系统的指导。
赛普拉斯半导体公司
文件编号： 38-05284牧师* H
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年5月1日
[+ ]反馈
