CY7C1481V33
CY7C1483V33
CY7C1487V33
72兆位（ 2M ×36 / 4M ×18 / 1M X 72 ）
流通SRAM
特点
支持133 MHz的总线操作
2M ×36 / 4M ×18 / 1M X 72共同IO
3.3V内核电源（V
DD
)
2.5V或3.3V的I / O电压（V
DDQ
)
快时钟到输出时间
- 6.5 ns的（的133 MHz版本）
提供高性能2-1-1-1接入速率
用户可选的突发计数器支持Intel
奔腾
交错式或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
CY7C1481V33 ， CY7C1483V33可用
JEDEC标准的无铅100引脚TQFP无铅和
非无铅165球FBGA封装。 CY7C1487V33
在提供无铅和无无铅209球FBGA
包
IEEE 1149.1 JTAG兼容的边界扫描
“ ZZ ”睡眠模式选项
功能说明
[1]
该CY7C1481V33 / CY7C1483V33 / CY7C1487V33是3.3V ，
2M ×36 / 4M ×18 / 1M X 72同步流通式SRAM
与高速微处理器与接口
最小的胶合逻辑。从时钟的上升最高的访问延迟
6.5纳秒（ 133 MHz的版本） 。一个双位片上计数器捕获
在一个脉冲串的第一个地址，并递增地址
自动的突发访问的其余部分。所有同步
输入端通过由一个控制寄存器控
正边沿触发的时钟输入（CLK） 。同步
输入包括所有地址，所有的数据输入，地址流水线
片选（ CE
1
） ，深度扩展芯片启用（ CE
2
和
CE
3
） ，突发控制输入（ ADSC ， ADSP和ADV ） ，写
启用（ BW
x
和BWE ）和全局写（ GW ） 。
异步输入包括输出使能（ OE ）和
ZZ引脚。
该CY7C1481V33 / CY7C1483V33 / CY7C1487V33允许
无论交错或线性猝发序列，由所选择的
MODE输入引脚。一个高选择一个交错的爆
序列，而一个低电平选择线性脉冲串序列。爆
存取可以与处理器进行地址选通启动
（ ADSP ）或高速缓存控制器地址选通（ ADSC ）
输入。地址前进是由地址控制
前进（ ADV ）的输入。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或
地址选通脉冲控制器（ ADSC ）是活动的。随后
猝发地址可以内部产生由作为控制
前进针（ ADV ） 。
该CY7C1481V33 / CY7C1483V33 / CY7C1487V33工作
从+ 3.3V核心供电，而所有输出可以操作
与无论是2.5或+ 3.3V供电。所有的输入和输出
JEDEC标准JESD8-5兼容。
选购指南
133兆赫
最大访问时间
最大工作电流
最大的CMOS待机电流
6.5
335
150
100兆赫
8.5
305
150
单位
ns
mA
mA
记
1.为了达到最佳做法的建议，请参阅赛普拉斯应用笔记
AN1064 ， SRAM系统的指导。
赛普拉斯半导体公司
文件编号： 38-05284牧师* H
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年5月1日
[+ ]反馈
CY7C1481V33
CY7C1483V33
CY7C1487V33
逻辑框图 - CY7C1481V33 （ 2M ×36 ）
A 0, A1, A
地址
注册
A
[1:0]
模式
ADV
CLK
BURST Q1
计数器
逻辑
Q0
CLR
ADSC
ADSP
DQ
D
,
DQP
D
BW
D
字节
写注册
DQ
C
,
DQP
C
字节
写注册
DQ
B
,
DQP
B
字节
写注册
DQ
A
,
DQP
A
BW
A
BWE
GW
CE1
CE2
CE3
OE
DQ
A
,
DQP
A
字节
写注册
字节
写注册
DQ
D
,
DQP
D
字节
写注册
DQ
C
,
DQP
C
字节
写注册
DQ
B
,
DQP
B
BW
B
字节
写注册
BW
C
内存
ARRAY
SENSE
安培
产量
缓冲器
DQ S
DQP
A
DQP
B
DQP
C
DQP
D
启用
注册
输入
注册
ZZ
睡觉
控制
逻辑框图 - CY7C1483V33 （ 4M ×18 ）
A0,A1,A
模式
地址
注册
A[1:0]
ADV
CLK
BURST Q1
计数器
逻辑
CLR
Q0
ADSC
ADSP
DQ
B
， DQP
B
写注册
DQ
B
， DQP
B
写入驱动器
BW
B
内存
ARRAY
SENSE
安培
产量
缓冲器
BW
A
BWE
GW
DQ
A
， DQP
A
写注册
DQ
A
， DQP
A
写入驱动器
输入
注册
的DQ
DQP
A
DQP
B
CE
1
CE
2
CE
3
OE
启用
注册
ZZ
睡觉
控制
文件编号： 38-05284牧师* H
分页： 30 2
[+ ]反馈
CY7C1481V33
CY7C1483V33
CY7C1487V33
逻辑框图 - CY7C1487V33 （ 1M X 72 ）
地址
注册
A[1:0]
A0, A1,A
模式
ADV
CLK
Q1
二进制
计数器
CLR
Q0
ADSC
ADSP
BW
H
DQ
H
， DQP
H
写入驱动器
DQ
F
， DQP
F
写入驱动器
DQ
F
， DQP
F
写入驱动器
DQ
E
， DQP
E
写入驱动器
DQ
D
， DQP
D
写入驱动器
DQ
H
， DQP
H
写入驱动器
DQ
G
， DQP
G
写入驱动器
DQ
F
， DQP
F
写入驱动器
DQ
E
， DQP
E
字节
“a”
写入驱动器
DQ
D
， DQP
D
写入驱动器
DQ
C
， DQP
C
写入驱动器
SENSE
安培
BW
G
BW
F
BW
E
内存
ARRAY
BW
D
BW
C
DQ
C
， DQP
C
写入驱动器
产量
注册
BW
B
DQ
B
， DQP
B
写入驱动器
DQ
B
， DQP
B
写入驱动器
DQ
A
， DQP
A
写入驱动器
产量
缓冲器
E
BW
A
BWE
GW
CE1
CE2
CE3
OE
DQ
A
， DQP
A
写入驱动器
启用
注册
流水线
启用
输入
注册
的DQ
DQP
A
DQP
B
DQP
C
DQP
D
DQP
E
DQP
F
DQP
G
DQP
H
ZZ
睡觉
控制
文件编号： 38-05284牧师* H
第30 3
[+ ]反馈
CY7C1481V33
CY7C1483V33
CY7C1487V33
销刀豆网络gurations
（续）
165球FBGA （ 15× 17 ×1.4 MM）引脚
CY7C1481V33 （ 2M ×36 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC/288M
NC/144M
DQP
C
DQ
C
DQ
C
DQ
C
DQ
C
NC
DQ
D
DQ
D
DQ
D
DQ
D
DQP
D
NC
模式
2
A
A
NC
DQ
C
DQ
C
DQ
C
DQ
C
NC
DQ
D
DQ
D
DQ
D
DQ
D
NC
A
3
CE
1
CE
2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
4
BW
C
BW
D
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
5
BW
B
BW
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDI
TMS
6
CE
3
CLK
7
BWE
GW
8
ADSC
OE
9
ADV
ADSP
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
10
A
A
NC/1G
DQ
B
DQ
B
DQ
B
DQ
B
NC
DQ
A
DQ
A
DQ
A
DQ
A
NC
A
A
11
NC
NC/576M
DQP
B
DQ
B
DQ
B
DQ
B
DQ
B
ZZ
DQ
A
DQ
A
DQ
A
DQ
A
DQP
A
A
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDO
TCK
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
A1
A0
A
A
A
CY7C1483V33 （ 4M ×18 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC/288M
NC/144M
NC
NC
NC
NC
NC
NC
DQ
B
DQ
B
DQ
B
DQ
B
DQP
B
NC
模式
2
A
A
NC
DQ
B
DQ
B
DQ
B
DQ
B
NC
NC
NC
NC
NC
NC
A
3
CE
1
CE
2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
4
BW
B
NC
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
5
NC
BW
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDI
TMS
6
CE
3
CLK
7
BWE
GW
8
ADSC
OE
9
ADV
ADSP
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
10
A
A
NC/1G
NC
NC
NC
NC
NC
DQ
A
DQ
A
DQ
A
DQ
A
NC
A
A
11
A
NC/576M
DQP
A
DQ
A
DQ
A
DQ
A
DQ
A
ZZ
NC
NC
NC
NC
NC
A
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDO
TCK
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
A1
A0
A
A
A
文件编号： 38-05284牧师* H
第30个5
[+ ]反馈
初步
逻辑框图
（续）
CY7C1487V33 - 1M X72
模式
(A
[1;0]
) 2
CLK
ADV
ADSC
ADSP
A
[19:0]
GW
BWE
BW
h
BW
g
D
BW
f
D
BW
e
D
BW
d
D
BW
c
D
BW
b
D
BW
a
CE
1
CE
2
CE
3
BURST Q
0
CE计数器
Q
1
CLR
Q
20
18
D
地址
CE注册
D
DQ
h
， DP
h
BYTEWRITE
注册
DQ
g
， DP
g
BYTEWRITE
注册
DQ
f
， DP
f
BYTEWRITE
注册
DQ
e
， DP
e
BYTEWRITE
注册
DQ
d
， DP
d
BYTEWRITE
注册
DQ
c
， DP
c
BYTEWRITE
注册
DQ
b
， DP
b
BYTEWRITE
注册
DQ
a
， DP
a
BYTEWRITE
注册
ENABLE CE
注册
Q
18
20
CY7C1481V33
CY7C1483V33
CY7C1487V33
1M X72
内存
ARRAY
D
Q
Q
Q
Q
Q
Q
Q
72
D
Q
72
D使能延时Q
注册
OE
ZZ
睡觉
控制
输入
注册
CLK
DQ
A，B ， C，D ， E，F ， G，H
DP
A，B ， C，D ， E，F ， G，H
.
选购指南
CY7C1481V33-150 CY7C1481V33-133 CY7C1481V33-117 CY7C1481V33-100
CY7C1483V33-150 CY7C1483V33-133 CY7C1483V33-117 CY7C1483V33-100
CY7C1487V33-150 CY7C1487V33-133 CY7C1487V33-117 CY7C1487V33-100
最大访问时间
最大工作电流
最大的CMOS待机
当前
5.5
待定
待定
6.5
待定
待定
7.5
待定
待定
8.5
待定
待定
单位
ns
mA
mA
文件编号： 38-05284修订版**
第30 3
QQ：2880707522 复制
