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CY7C1386DV25 ， CY7C1386FV25
CY7C1387DV25 ， CY7C1387FV25
引脚德网络nitions
（续）
名字
V
SS
V
SSQ
V
DDQ
模式
IO
地
IO地
输入 -
STATIC
地面为IO电路。
选择爆秩序。
当连接到GND选择线性突发序列。当绑
到V
DD
或悬空选择交错突发序列。这是一个带针和
必须保持装置操作期间是静态的。模式引脚具有内部上拉了起来。
描述
地面的装置的核心。
IO电源
电源为IO电路。
TDO
JTAG串行输出
串行数据输出到JTAG电路。
提供在TCK的下降沿数据。
同步
如果不使用JTAG功能，该引脚必须断开。该引脚不
适用于TQFP封装。
JTAG串行输入
串行数据，在到JTAG电路。
采样于TCK的上升沿。如果JTAG
同步
功能没有被使用，该引脚可断开或连接到V
DD
。该引脚
不提供TQFP封装。
JTAG串行输入
串行数据，在到JTAG电路。
采样于TCK的上升沿。如果JTAG
同步
功能没有被使用，该引脚可断开或连接到V
DD
。该引脚
不提供TQFP封装。
JTAG-
时钟
–
–
时钟输入JTAG的电路。
如果不使用JTAG功能，该引脚必须
连接到V
SS
。该引脚上没有TQFP封装。
未连接。
内部没有连接到芯片
这些引脚没有连接。
它们将被用于扩充到36M ， 72M，
144M ， 288M ， 576M ， 1G和密度。
单一的读访问
当满足以下条件，该访问被启动
满意在时钟的上升： （ 1 ） ADSP或ADSC为低电平， （ 2 ）
片选都置为有效，和（3 ）的写信号
（ GW ， BWE ）都是拉高高。如果CE ADSP被忽略
1
为HIGH 。呈现给地址输入端的地址是
存储到地址前进逻辑和地址
注册时提交给存储器核心。该
对应的数据被允许传播到的输入
输出寄存器。在下一时钟的数据的上升沿
被允许通过输出寄存器和上传播
内t对数据总线
CO
如果OE是低电平有效。唯一例外的
当SRAM从取消选择状态，新兴的发生
到所选择的状态，其输出是在总三态
的访问的第一周期。的存取的第一个周期后，将
输出由所述参考信号的控制。连续的单
读周期总是得到支持的。
该
CY7C1386DV25/CY7C1387DV25/CY7C1386FV25/
CY7C1387FV25是一个双循环取消选择一部分。一旦
SRAM是由芯片选择，要么取消，在时钟上升沿
ADSP或ADSC信号，其输出三态，立即
之后的下一个时钟的上升。
单写访问发起的ADSP
此访问被启动时，同时满足以下两个条件
满意在时钟的上升： （ 1 ） ADSP为低电平，和（ 2 ）
芯片选择断言活跃。给出的地址是
装入地址寄存器和地址
同时被输送到存储器核心地位的逻辑。
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TDI
TMS
TCK
NC
NC / （ 36M ， 72M ， 144M ，
288M ， 576M ， 1G ）
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。
该
CY7C1386DV25/CY7C1387DV25/CY7C1386FV25/
CY7C1387FV25支持使用系统的二级缓存
线性或交错突发序列。交错的
爆为了支持Pentium
而i486的处理器。该
线性脉冲串序列适合于使用一个线性的处理器
爆序列。突发顺序是用户可选择的，并且是
通过抽样的方式输入确定。访问即可
无论使用哪种处理器地址选通（ ADSP ）或启动
控制器地址选通（ ADSC ） 。地址进展
通过脉冲串序列由ADV输入控制。一
2位片上环绕突发计数器捕捉到的第
在一阵顺序寻址和自动递增
解决了的突发访问的其余部分。
字节写操作均合格的字节写使能
（ BWE ）和字节写选择（ BW
X
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上
同步自定时写电路。
同步芯片选择CE
1
，CE
2
，CE
3 [2]
和
异步输出使能（ OE ）为方便银行
选择和输出三态控制。如果CE ADSP被忽略
1
为高。
文件编号： 38-05548牧师* E
