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初步
引脚德网络nitions
名字
A0
A1
A
BWA
BWB
BWC
BWD
GW
I / O
输入 -
同步
输入 -
同步
描述
CY7C1380CV25
CY7C1382CV25
用于选择的地址位置中的一个地址输入。
采样
在CLK的上升沿，如果ADSP或ADSC是低电平有效，和CE
1
，CE
2
,
和CE
3
采样活跃。一
[1:0]
喂2位计数器。
字节写选择输入，低电平有效。
合格与BWE进行字节
写入到SRAM中。采样在CLK的上升沿。
输入 -
同步
输入 -
同步
输入时钟
全局写使能输入，低电平有效。
当上升沿置为低电平
CLK的边缘，一个全球性的写操作进行的（所有字节写入，不管
对BWA的价值观， B，C ， D和BWE ） 。
字节写使能输入，低电平有效。
采样在CLK的上升沿。
此信号必须被拉低，进行字节写操作。
时钟输入。
用于捕获所有的同步输入到设备中。还用
递增突发计数器时， ADV为低电平时，一阵期间
操作。
芯片使能1输入，低电平有效。
采样在CLK的上升沿。二手
与CE联
2
和CE
3
选择/取消选择该设备。 ADSP是会忽
如果接异CE
1
为高。
芯片使能2输入，高电平有效。
采样在CLK的上升沿。二手
与CE联
1
和CE
3
选择/取消选择该设备。 （仅TQFP ）
芯片使能3输入，低电平有效。
采样在CLK的上升沿。二手
与CE联
1
和CE
2
选择/取消选择该设备。 （仅TQFP ）
输出使能，异步输入，低电平有效。
控制方向
在I / O引脚。当低时， I / O引脚用作输出。当拉高
高电平时， I / O引脚被三态，并作为输入数据引脚。 OE被屏蔽
在一个读周期的第一时钟从一个取消选择状态出现时。
超前输入信号，采样在CLK的上升沿。
当断言，
它会自动增加一个突发周期的地址。
地址选通从处理器，采样在CLK的上升沿。
当低电平时， A被抓获的地址寄存器。一
[1:0]
还
加载到该数据串计数器。当ADSP和ADSC都断言，只有
ADSP是公认的。 ASDP被忽略时， CE
1
被拉高高。
地址选通从控制器，取样在CLK的上升沿。
当置为低电平，A
[x:0]
被捕获在地址寄存器中。一
[1:0]
还
加载到该数据串计数器。当ADSP和ADSC都断言，只有
ADSP是公认的。
选择爆秩序。
当连接到GND选择线性突发序列。当
连接到V
DDQ
或悬空选择交错突发序列。这是一个带
引脚和设备应运行过程中保持不变。
ZZ “休眠”输入。
此高电平输入将器件置于一个非时间
关键的“休眠”状态与数据的完整性保护。
双向数据I / O线。
作为输入，它们馈入一个片上的数据寄存器
由CLK的上升沿触发。为输出，他们提供的数据
包含在一个指定的存储单元
[X]
以前的时钟时
上升的读周期。销的方向由OE控制。当OE
为低电平时，引脚用作输出。当HIGH ， DQX和DPX是
置于三态条件。 DQ的a，b ， c和d为8位宽度和DP
的a，b ， c和d是1位宽。
串行数据输出到JTAG电路。
提供上的负边沿数据
TCK 。 （仅BGA ）
串行数据，在到JTAG电路。
采样于TCK的上升沿。 （ BGA
只）
第33 6
BWE
CLK
CE
1
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
CE
2
CE
3
OE
ADV
ADSP
输入 -
同步
输入 -
同步
ADSC
输入 -
同步
模式
输入引脚
ZZ
DQA ， DPA
DQB ， DPB
DQC ， DPC
DQD ， DPD
输入 -
异步
I / O-
同步
TDO
TDI
JTAG串行输出
同步
JTAG串行输入
同步
文件编号： 38-05240修订版**
