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初步
CY7C1380CV25 - 512K ×36
CLK
ADV
ADSC
ADSP
A
[18:0]
GW
BWE
BW
d
BW
c
D
BW
b
D
BW
a
CE
1
CE
2
CE
3
D
CY7C1380CV25
CY7C1382CV25
模式
(A
[1;0]
) 2
BURST Q
0
CE计数器
Q
1
CLR
Q
地址
CE注册
D
DQD ， DPD
BYTEWRITE
注册
DQC ， DPC
BYTEWRITE
注册
DQB ， DPB
BYTEWRITE
注册
DQA ， DPA
BYTEWRITE
注册
ENABLE CE
注册
Q
17
19
19
17
D
512KX36
内存
ARRAY
D
Q
Q
Q
36
Q
36
D使能延时Q
注册
OE
ZZ
睡觉
控制
产量
注册
CLK
输入
注册
CLK
DQ
A，B ， C，D
DP
A，B
CY7C1382CV25 - 1M ×18
CLK
ADV
ADSC
ADSP
A
[19:0]
GW
BWE
BW
b
BW
a
模式
(A
[1;0]
) 2
BURST Q
0
CE计数器
Q
1
CLR
Q
地址
CE注册
D
DQB ， DPB
BYTEWRITE
注册
DQA ， DPA
BYTEWRITE
注册
Q
18
20
20
18
D
1M ×18
内存
ARRAY
D
Q
CE
1
CE
2
CE
3
18
D
ENABLE CE
CE注册
Q
18
D使能延时Q
注册
OE
ZZ
睡觉
控制
产量
注册
CLK
输入
注册
CLK
DQ
A，B
DP
A，B
文件编号： 38-05240修订版**
第33 2
