CY7C1370B
CY7C1372B
开关特性
在整个工作范围
[17]
–200
参数
时钟
t
CYC
t
CH
t
CL
时钟周期时间
时钟高
时钟低
5
1.8
1.8
6.0
2.1
2.1
6.7
2.3
2.3
7.5
2.5
2.5
ns
ns
ns
描述
分钟。
马克斯。
–166
分钟。
马克斯。
–150
分钟。
马克斯。
–133
分钟。
马克斯。
单位
输出时间
t
CO
t
EOV
t
DOH
t
CHZ
t
CLZ
t
EOHZ
t
EOLZ
数据输出有效CLK上升后
OE低到输出有效
[16, 18, 20]
数据输出保持CLK上升后
时钟到高阻
[16, 17, 18, 19, 20]
时钟为低-Z
[16, 17, 18, 19, 20]
OE高到输出高阻
[17, 18, 20]
OE低到输出低-Z
[17, 18, 20]
0
1.3
4.0
0
1.5
3.0
1.3
4.0
0
3.0
3.0
1.5
3.0
1.3
4.0
0
3.4
3.4
1.5
3.0
1.3
4.0
3.8
3.8
1.5
3.5
4.2
4.2
ns
ns
ns
ns
ns
ns
ns
建立时间
t
AS
t
DS
t
CENS
t
WES
t
ALS
t
CES
保持时间
t
AH
t
DH
t
CENH
t
WEH
t
ALH
t
CEH
地址保持CLK崛起后
数据输入保持CLK上升后
CEN保持CLK崛起后
WE ， BW
x
持有CLK崛起后
CLK上升后ADV / LD保持
芯片选择保持CLK崛起后
0.4
0.4
0.4
0.4
0.4
0.4
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
ns
ns
ns
ns
ns
ns
地址建立CLK兴起之前
数据输入建立CLK兴起之前
CEN建立CLK兴起之前
WE ， BWS
x
建立CLK兴起之前
ADV / LD建立CLK兴起之前
片选建立
1.4
1.4
1.4
1.4
1.4
1.4
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
ns
ns
ns
ns
ns
ns
注意事项：
17.除非另有说明，测试条件假定为2.5毫微秒或更少的信号的过渡时间，定时1.5V的参考电平，为0的输入脉冲电平到3.0V ，并
指定I的输出负载
OL
/I
OH
和负载电容。所示的（a ），（ b）和交流测试负载（ c）所示。
18. t
CHZ
, t
CLZ
, t
OEV
, t
EOLZ
和叔
EOHZ
指定用在交流测试负载（a）部分示出的AC测试条件。转变是从稳态测量± 200 mV的
电压。
19.在任何给定的电压和温度，叔
EOHZ
小于吨
EOLZ
和T
CHZ
小于吨
CLZ
共享相同的时，以消除静态存储器之间的总线争用
数据总线。这些规范并不意味着一个总线争用条件，但反映出保证在最坏情况下的用户的条件参数。装置的设计
以实现高阻抗之前从低到Z中的相同的系统条件下进行。
20.这个参数进行采样，而不是100 ％测试。
文件编号： 38-05197牧师**
第19页27
