CY7C1370B
CY7C1372B
512K × 36 / 1M × 18的SRAM流水线与NoBL架构
特点
零总线延迟，写之间没有死循环，
读周期
快速的时钟速度： 200 ， 167 ， 150 ，和133 MHz的
快速存取时间： 3.0 ， 3.4 ， 3.8 ，和4.2纳秒
内部同步输出注册消除
需要控制的OE
单3.3V -5 ％到+ 10 ％电源V
DD
独立的V
DDQ
为3.3V或2.5V的I / O
单WE （读/写）控制引脚
正时钟边沿触发的地址，数据和
为完全流水线的应用控制信号寄存器
交错或线性4字突发能力
单个字节写入（ BWSA - BWSd ）控制（可能是
绑LOW ）
CEN引脚，使时钟和暂停运营
三个芯片使简单的深度扩张
JTAG边界扫描（仅BGA封装）
提供119球碰到BGA和100引脚TQFP
套餐
自动断电可使用ZZ模式或CE
DESELECT
输入包括所有地址，所有的数据输入，深度拓展
芯片启用（ CE
1
，CE
2
和CE
3
） ，循环启动输入（ ADV / LD ） ，
时钟使能（ CEN ） ，字节写使能（ BWSA ， BWSB ，
BWSC和BWSd ） ，和读写控制（ WE） 。 BWSC和
BWSd只适用于CY7C1370B 。
地址和控制信号被施加到SRAM中
一个时钟周期，并且两个周期后，其相关的数据
发生时，无论是读还是写。
时钟使能（ CEN ）引脚允许的操作
CY7C1370B / CY7C1372B要只要悬浮
有必要的。所有同步输入被忽略，当CEN为
高，内部设备寄存器将保持其先前的
值。
有三个芯片使能引脚（ CE
1
，CE
2
，CE
3
），允许
当需要时，用户可以取消选择该设备。如果中的任一项
这三者是不活跃的时候ADV / LD低，无新
存储器操作可以被发起和任何猝发周期中
进展停止。然而，任何挂起的数据传输
（读或写）将完成。的数据总线将在
两个周期的芯片被取消后，高阻抗状态
或写周期开始。
该CY7C1370B和CY7C1372B有一个片上2位
突发计数器。在突发模式下， CY7C1370B和
CY7C1372B提供4个周期的数据为一个单一的地址
提交到SRAM中。色同步信号序列的顺序是
由MODE输入引脚定义。 MODE引脚选择
之间的线性和交错突发序列。在ADV / LD
信号被用来加载新的外部地址（ADV / LD =低）
或增加内部突发计数器（ ADV / LD =高）
输出使能（ OE ）和脉冲序列中选择（模式）
异步信号。 OE可用于禁用
在任何给定时刻的输出。 ZZ可连接到LOW ，如果它不是
使用。
四个引脚用于实现JTAG测试功能。该
JTAG电路用于以串行移位数据和从所述
装置。 JTAG投入使用LVTTL / LVCMOS电平移位数据
在操作的这个测试模式。
功能说明
该CY7C1370B和CY7C1372B的SRAM被设计成
消除死循环时，从阅读过渡到写或
反之亦然。这些SRAM是100 ％的总线优化
利用并实现零总线延迟。他们整合
524288 × 36和1048576 × 18的SRAM单元，分别
有先进同步外围电路和一个2位的
计数器内部突发操作。同步突发
SRAM系列采用高速，低功耗的CMOS设计
采用先进的单层多晶硅，三层金属
技术。每个存储单元由六个晶体管。
所有的同步输入端通过由一个控制寄存器控
正边沿触发的时钟输入（CLK） 。同步
逻辑框图
CLK
CE
ADV / LD
Ax
CEN
CE
1
CE2
CE3
WE
BWS
X
模式
控制
和WRITE
逻辑
256K × 36/
512K × 18
内存
ARRAY
OUTOUT
注册
逻辑
D
数据在REG 。
Q
DQ
X
DP
X
A
X
DQ
X
DP
X
BWS
X
CY7C1370 CY7C1372
X = 18:0
X = 19:0
X = A，B ， C，D X = A，B
X = A，B ， C，D X = A，B
X = A，B ， C，D X = A，B
OE
赛普拉斯半导体公司
文件编号： 38-05197牧师**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2001年12月3日
