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CY7C1317CV18 ， CY7C1917CV18
CY7C1319CV18 ， CY7C1321CV18
功能概述
该CY7C1317CV18 ， CY7C1917CV18 ， CY7C1319CV18和
CY7C1321CV18是同步流水线突发SRAM的
配备有DDR接口，其操作与读
一个半周期的延迟，当DOFF引脚连接到高电平。
当DOFF引脚设置为低电平或连接到V
SS
设备
会以DDR - I模式用的一个时钟周期的读延迟。
访问是在正输入的上升沿启动
时钟（ K） 。所有的同步输入定时是从参考
的输入时钟（K和K）和所有输出的时序的上升沿是
参考的输出时钟的上升沿（C / C或K / K的
在单时钟模式下） 。
所有同步数据输入（D
[x:0]
）通过输入寄存器
由输入时钟（K和K）的上升沿控制。所有
同步数据输出（Q
[x:0]
）通过输出寄存器
由器的输出时钟的上升沿（C / C或K / K的控制
在单时钟模式下） 。
所有的同步控制（ R / W ， LD ， BWS
[0:X]
）输入通过
输入寄存器的输入时钟（K）的上升沿来控制。
CY7C1319CV18在下面的章节中描述。该
相同的基本描述适用于CY7C1317CV18 ，
CY7C1917CV18和CY7C1321CV18 。
写操作
写操作是通过发出R / W低和LD开始
低的正向输入时钟（ K）的上升沿。该
呈现给地址输入端的地址被存储在写
地址寄存器和地址的至少两个显著位
呈现给串计数器。突发计数器递增
该地址以线性方式。在接下来的K时钟上升沿的
数据提交到D
[17:0]
被锁存并存储到18位
写入数据寄存器，提供BWS
[1:0]
都置为有效。
在负输入时钟（K）的后续的上升沿的
向三维信息
[17:0]
也被存储到写数据
注册，提供BWS
[1:0]
都置为有效。这
过程持续一个周期，直到4个18位字（一
总共72位）的数据存储在SRAM中。 72位
数据然后在指定的写入到存储器阵列
位置。因此，写访问的设备不能
开始的两个连续的K时钟的上升。的内在逻辑
该设备忽略第二个写请求。写访问可以
在正向输入时钟的每个其他上升沿启动
（K）。这样做的管道中的数据流，使得18比特的数据可以
被转移到所述设备上的输入的每个上升沿
时钟（K和K） 。
当写访问被取消，该设备将忽略所有输入
挂起的写操作后完成。
读操作
该CY7C1319CV18内部组织为四组
256K X 18的访问都是一阵四个连续完成
18位数据字。读操作是通过发出启动
R / W HIGH和LOW LD在正输入端的上升沿
时钟（ K） 。呈现给地址输入端的地址被存储在
读出地址寄存器和的所述至少两个显著位
地址提交给串计数器。突发计数器
递增以线性方式的地址。继下面k
时钟上升沿，数据从该对应的18位字
地址位置被驱动到Q
[17:0]
，采用C作为输出
时序参考。 C上的下一个随后的上升沿
从由生成的地址位置的18位数据字
突发计数器被驱动到Q
[17:0]
。这个过程一直持续到
所有4个18位数据字被赶出到Q
[17:0]
。该
请求的数据从输出的上升沿有效0.45纳秒
时钟（ C或C ， K和K在单时钟模式下， 200 MHz的
和250MHz的设备）。保持内部逻辑，每次读
访问必须被允许完成。每次读访问
由四个18位数据字和需要两个时钟周期来
完整的。因此，读访问的设备不能
开始的两个连续的K时钟的上升。的内在逻辑
该设备忽略该第二读取请求。读访问可以
每隔K时钟上升沿启动。这样做管道
数据流，使得数据被转移出器件上的每个
输出时钟的上升沿（C / C或K / K在单时钟时
模式）。
该CY7C1319CV18第一完成待定读交易
系统蒸发散，阅读时访问取消。内部同步
电路自动三态之后的下一个输出
正输出时钟（C）的上升沿。这使得一个
设备之间的无缝转换，而不等待的插入
规定在深度扩展内存。
写字节操作
字节写操作是由CY7C1319CV18支撑。一
如在所描述的被启动的写入操作
写操作
部分。这是写由BWS确定的字节
0
和
BWS
1
，其中被采样与每个组的18位的数据字。
数据中断言适当的字节写选择输入
写的部分锁存所呈现的数据，并将其写
到器件中。拉高字节写入时选择输入
写入的数据部分能够存储在设备中的数据
对于字节保持不变。此功能可以用于
简化了读/修改/写操作字节写操作。
单时钟模式
该CY7C1319CV18可以与单个时钟被使用
同时控制输入和输出寄存器。在这种模式下
设备只能识别单一双输入时钟（K和K ）的
同时控制输入和输出寄存器。这个操作是
相同，如果该设备具有在零歪斜的动作
金蝶K / K和C / C时钟。所有时序参数保持不变
在这种模式下。要使用这种操作方式，配合C和C高的
上电。此函数是一个带选项，并在不可变
设备的操作。
DDR操作
该CY7C1319CV18实现高性能运算
通过高时钟频率（通过流水线来实现），并
操作的双数据速率模式。该CY7C1319CV18
需要一个单一的空操作（NOP）周期转换时
从读至写周期。在较高频率下，某些应用
阳离子可能需要第二个NOP周期，以避免冲突。
如果后一个写周期发生读取，处理，并在写数据
被存储在寄存器中。写信息必须被存储
由于SRAM不能执行的最后一个字写
阵列，而不与读冲突。数据停留在此
注册，直到下一个写周期发生。在第一个写周期
文件编号： 001-07161修订版* B
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