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CY7C1046DV33
4兆位（ 1M ×4 ），静态RAM
特点
引脚和功能兼容CY7C1046CV33
高速
— t
AA
= 10纳秒
低有功功率
— I
CC
= 90毫安， 10纳秒
CMOS低待机功耗
— I
SB2
= 10毫安
2.0 V数据保留
自动断电时取消
TTL兼容的输入和输出
易于内存扩展CE和OE特点
提供无铅400密耳宽32引脚封装SOJ
功能说明
[1]
该CY7C1046DV33是一个高性能的CMOS静态
RAM 4位组织为100万字。容易记忆
膨胀是由一个低有效芯片提供使能（ CE）的
低电平有效输出使能（ OE ）和三态驱动器。写作
到该设备，采取芯片使能（CE）来实现，并
写使能（ WE）输入低电平。在四个I / O引脚上的数据（I / O
0
通过I / O
3
）然后被写入到所指定的位置的
地址引脚（A
0
至A
19
).
从设备读通过取芯片完成
使能（ CE）和输出使能（ OE ）为低，同时迫使写
使能（ WE） HIGH 。根据这些条件下，内容
由地址引脚指定的存储位置将出现
在I / O引脚。
四个输入/输出管脚（ I / O的
0
通过I / O
3
）被放置在一个
高阻抗设备时，取消选择状态（ CE
HIGH ）时，输出被禁用（ OE为高电平） ，或写在
操作（ CE低， WE LOW ） 。
该CY7C1046DV33可在一个标准的400密耳宽
32引脚SOJ封装中心的电源和地（革命
任意）引脚排列。
逻辑框图
引脚配置
SOJ
顶视图
A
0
A
1
A
2
A
3
A
4
A
5
A
6
A
7
A
8
A
9
A
10
输入缓冲器
I / O
0
检测放大器
1兆位×4
I / O
1
I / O
2
I / O
3
CE
WE
OE
COLUMN
解码器
动力
下
A
0
A
1
A
2
A
3
A
4
CE
I / O
0
V
CC
GND
I / O
1
WE
A
5
A
6
A
7
A
8
A
9
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
A
19
A
18
A
17
A
16
A
15
OE
I / O
3
GND
V
CC
I / O
2
A
14
A
13
A
12
A
11
A
10
NC
行解码器
选购指南
最大访问时间
最大工作电流
最大的CMOS待机电流
-10
10
90
10
单位
ns
mA
mA
注意：
1.对于SRAM的系统设计指南，请参阅
系统设计指南
赛普拉斯应用笔记，可以在互联网上www.cypress.com上。
A
11
A
12
A
13
A
14
A
15
A
16
A
17
A
18
A
19
赛普拉斯半导体公司
文件编号： 38-05611牧师* B
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年4月3日
[+ ]反馈
