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数据表
2006年5月
ORCA
4系列的FPGA
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可编程特性
（续）
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新的能力（德）多路I / O信号：
- 对输入和输出的新的双数据速率
速率高达350兆赫（ 700兆赫效率） 。
- 新的2倍和4倍的下行链路和上行链路的能力每
I / O （即50 MHz内置200MHz的I / O） 。
增强的双四核可编程功能单元
（ PFU ） ：
- 每PFU的8个×16位的查找表（LUT） 。
- 每个PFU玖用户寄存器，一个在每次
LUT和组织，使两个半采取行动
独立，加上一个额外的运算操作
系统蒸发散。
- 在每个新PFU控制寄存器有两个不知疲倦
悬垂可编程时钟，时钟使能，
本地设置/重置，和数据选择。
- 新的LUT结构允许
灵活的
组合
LUT4 ， LUT5 ，新LUT6 ，以4比1 MUX ，新
8选1 MUX和纹波模式运算功能
在相同的PFU 。
- 每PFU 32 ×4的RAM ，CON连接可配置为单或
双端口。创建大，速度快的RAM / ROM块
（128 ×8中仅8 PFU就能）使用SLIC
解码器，银行的驱动程序。
- 软有线的LUT （ SWL ）允许了快级联
三个层次的LUT逻辑在单一的PFU
通过快速的内部路由可以减少路由
拥堵并提高速度。
- 从布线灵活快速访问PFU投入。
- 快速进位逻辑和路由到所有四个相邻
PFU就能完成nibble- ，字节宽度，或更长的算术
功能，具有注册PFU的选项
进位输出。
丰富的高速缓冲和无缓冲rout-
荷兰国际集团资源提供了2倍的平均速度improve-
ments比以前的架构。
分层路由的本地和格洛优化
BAL路由专用布线资源。这
导致更快的路由倍，预测和
外汇基金fi cient性能。
SLIC提供八个3- statable缓冲器，最多10位
译码器，以及
PAL
状和有或反转（ AOI ）在每
可编程逻辑单元。
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改进的内置时钟管理与编程
序的锁相环（ PPLLs ）提供最佳的
时钟莫迪网络阳离子和调理相，频
昆西，并且占空比为15兆赫到420兆赫。
乘法输入频率高达64倍，而
师输入频率降低到1 / 64倍possi-
BLE 。
新的200 MHz的嵌入式四端口RAM模块， 2
读端口，两个写端口，和两组字节车道
启用。每个嵌入式RAM块可以CON连接G-
置的为：
- 1-512 ×18 （四口，两个读/写2 ）与
可选的内置仲裁。
- 1-256 ×36 （双端口，一个读/写1 ） 。
- 1-1K ×9 （双端口，一个读/写1 ） 。
- 2-512 ×9 （双端口，一个读/写1为每个） 。
- 2 RAMS文字的任意数
总和为512或更小18 （双端口，一个读/ 1
写） 。
- 支持加盟RAM块。
- 两个16× 8位的内容可寻址存储器
（ CAM ）的支持。
- FIFO 512 ×18 ， 256× 36 ， 1K ×9或双512× 9 。
- 常量的乘法（8× 16或16 ×8） 。
- 双变量乘（ 8×8） 。
嵌入式32位的内部系统总线加4位杆
性互连FPGA逻辑，微处理器接口
面（ MPI ） ，嵌入式RAM块，嵌入式
标准单元块，100 MHz的总线性能。
包含有内置的系统寄存器充当
控制和状态中心的设备。
内置的可测性：
- 完全边界扫描（
IEEE
1149.1和草案
1149.2联合测试访问组（ JTAG ） ） 。
- 通过边界编程和回读
扫描端口兼容
IEEE
草案1532 ： D1.7 。
- TS_ALL可测试性功能三态的所有I / O引脚。
- 新的感温二极管。
新的占用周期能力使一个典型的15％
40 ％的内部速度提升后，
最终科幻
地方
和路线。此特性也支持符合
许多建立/保持和时钟到输出的I / O连接特定的阳离子
并可以提供减少地面反弹输出
公交车通过允许
灵活的
开关量输出的延迟
缓冲区。
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莱迪思半导体公司
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